Труды конференций/conference proceedings



Self-timed multiplier for multiply-add unit

B. Stepanov, Y. Diachenko, Y. Rogdestvenski, D. Diachenko. Self-timed multiplier for multiply-add unit //  2016 IEEE NW Russia Young Researchers in Electrical and Electronic Engineering Conference (2016 ElConRusNW). February 02-03,  2016 St. Petersburg, Russia. - P 373-376. (indexed in Scopus).

Paper discusses the peculiarities of self-timed multiplier implementation for unit multiplying two operands and then adding the product to third operand without an intermediate rounding according to the IEEE 754 Standard. The multiplier is a hardware implementation of modified Booth algorithm on a base of self-timed adder with redundant signal code. An optimal self-timed redundant coding of internal and output signals in the multiplier was proposed. The circuitry and layout problems were solved for self-timed multiplier implementation. Wallace tree structure, which is the main part of the multiplier, was optimized for the facilities of 65-nm CMOS process with six metal layers taking into account more number of signals in the multiplier circuit, than in the synchronous analog. A release of the self-timed multiplier implementation in CMOS process with 65-nm design rules is introduced.

Hardware and Software Modelling and Testing of Non-Conventional Data-Flow Architecture

Yuri Shikunov, Dmitry Khilko, Yuri Stepchenkov. Hardware and Software Modelling and Testing of Non-Conventional Data-Flow Architecture // 2016 IEEE NW Russia Young Researchers in Electrical and Electronic Engineering Conference. (2016 ElConRusNW). February 02-03,  2016 St. Petersburg, Russia. - P 360-364. (indexed in Scopus).

This paper covers new recurrent data-flow computational model, as well as architecture that implements principles and ideas of this model. Basic differences of this model from the existing ones and examine key aspects of this new computational model including its implementation in the form of Hybrid Recurrent Architecture of Digital Signal Processor are described. The approach and methodology of hardware and software modelling and testing based on new architecture are being proposed. We introduce the model of implementation of the proposed architecture as well as imitation modelling tools of recurrent data-flow architecture, implementing said model. Functionality of imitation model and its role in software development suite for new architecture software development is being described. We introduce the notion of the target modelling platform called GAROS IDE. The results of platform testing on several subtasks of isolated words recognition problem are presented

Библиотека функциональных ячеек для самосинхронных БМК-СБИС

Степченков Ю.А., Денисов А.Н., Дьяченко Ю.Г., Гаврилов С.В., Морозов Н.В., Степченков Д.Ю. Библиотека функциональных ячеек для самосинхронных БМК-СБИС / М.: Техносфера. Международная конференция «Микроэлектроника 2015» Интегральные схемы и микроэлектронные модули: проектирование, производство и применение. Сборник тезисов. Крым, г. Алушта, 28 сентября – 3 октября 2015 г.  9 с (принята к печати).

Данный доклад посвящен разработке средств проектирования и изготовления самосинхронных (CC) СБИС (всех возможных классов) на основе базовых матричных кристаллов (БМК). Обосновывается выбор БМК, как базиса для проектирования СС-БИС. Описывается состав библиотеки функциональных ячеек, обеспечивающих эффективное проектирование СС-схем различных классов на базе отечественной серии БМК 5503/5507, 5521/5528.

Самосинхронный умножитель для распределенных вычислений

Степанов Б.А., Дьяченко Ю.Г., Рождественский Ю.В. Самосинхронный умножитель для распределенных вычислений // Труды Второй молодежной научной конференции «Задачи современной информатики» – М.: ФИЦ ИУ РАН, 2015. – с. 220-227.

Доклад посвящен особенностям реализации самосинхронного умножителя для устройства умножения-сложения. Обоснован выбор оптимального самосинхронного кодирования сигналов умножителя с помощью избыточного троичного самосинхронного кода. Предложена структура дерева Уоллеса – основной части умножителя. Рассматриваются проблемы схемотехнической и топологической реализации умножителя. Представлен вариант реализации самосинхронного умножителя в КМОП технологии с проектными нормами 65 нм.

Functional Approach in Self-timed Circuits Design

Plekhanov Leonid, Zakharov Victor and Stepchenkov Yuri. Functional Approach in Self-timed Circuits Design // Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2015), Batumi, Georgia, September 26 - 29, 2015. P. 282-285.

Self-timed circuits have the unique properties of a lack of competition. One of the main problems of such circuits design - the analysis on self-timing (elements switching) and the construction of large circuits. In traditional approach computational complexity is so great, that it does not allow to analyze the most important practical circuits. In the functional approach we propose hierarchical method: on the lower level logic functions of elements are analyzed, on the top - the relationships between blocks. The complexity of calculations here is close to the linear function of the size of circuit. Such approach solves one of the main problems of self-timed circuits design - analysis circuits of any size. The efficiency of the proposed methods was confirmed by the developed SW.

Cell Library for Speed-Independent VLSI

Stepchenkov Yuri, Zakharov Victor, Diachenko Yuri, Morozov Nickolaj and Stepchenkov Dmitri. Cell Library for Speed-Independent VLSI // Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2015), Batumi, Georgia, September 26 - 29, 2015. P. 137-140.

Paper describes content and implementation features of the cell library intended for digital self- timed (speed-independent) circuit design. The library contains more than 200 cells. Self-timed triggers with unary input and triggers with forced output are presented. The library was certified by means of developed characterization tool and was practically tested in a set of digital signal processing units manufactured in differential CMOS processes.

Speed-Independent Floating Point Coprocessor

Stepchenkov Yuri, Zakharov Victor, Rogdestvenski Yuri, Diachenko Yuri, Morozov Nickolaj and Stepchenkov Dmitri. Speed-Independent Floating Point Coprocessor // Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2015), Batumi, Georgia, September 26 - 29, 2015. P. 111-114.

Speed-independent fused multiply-add unit as a coprocessor is represented. It purely conforms to IEEE 754 Standard. For minimization hardware and power consumption, a number of pipeline stages is reduced down to two. Wallace tree in the multiplier utilizes redundant self-timed code. Represented unit is developed on a base of standard 65-nm CMOS bulk process. It provides a performance up to 0.54 Gflops, and power consumption at level of 450 mW/Gflops

Использование самосинхронной логики для снижения потребляемой мощности и повышения надёжности микропроцессоров

Бобков С.Г., Горбунов М.С., Дьяченко Ю.Г., Рождественский Ю.В., Степченков Ю.А., Сурков А.В. Использование самосинхронной логики для снижения потребляемой мощности и повышения надёжности микропроцессоров // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2014. Часть I. С. 43-48.

BobkovS.G., GorbunovM.S., DiachenkoYu.G., RozhdestvenskijYu.V., StepchenkovYu.A., SurkovA.V. Delay Insensitive Circuits for Low Power and Highly Reliable Microprocessors // Problems of Advanced Micro- and Nanoelectronic Systems Development, 2015,  Part I, Moscow, IPPM RAS, P. 12-13. (is indexed in Scopus).

Bobkov S.G., Gorbunov M.S., Diachenko Yu.G., Rozhdestvenskij Yu.V., Stepchenkov Yu.A., Surkov A.V. Delay Insensitive Circuits for Low Power and Highly Reliable Microprocessors // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2014. Proceedings / edited by A. Stempkovsky, Moscow, IPPM RAS, 2014. Part I. P. 43-48.

В статье дается обоснование использования самосинхронной логики с целью повышения надежности и снижения потребляемой мощности микропроцессорных систем.

Самосинхронное устройство умножения-сложения гигафлопсного класса: методологические аспекты

Соколов И.А., Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г. Самосинхронное устройство умножения-сложения гигафлопсного класса: методологические аспекты // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2014. Часть IV. С. 51-56.

Sokolov I.A., Stepchenkov Yu.A., Rozhdestvenskij Yu.V., Diachenko Yu.G. Speed-Independent Fused Multiply-Add Unit of Gigaflops Rating: Methodological Aspects // Problems of Advanced Micro- and Nanoelectronic Systems Development, 2015,  Part IV, Moscow, IPPM RAS, P. 13-14. (is indexed in Scopus).

Sokolov I.A., Stepchenkov Yu.A., Rozhdestvenskij Yu.V., Diachenko Yu.G. Speed-Independent Fused Multiply-Add Unit of Gigaflops Rating: Methodological Aspects // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2014. Proceedings / edited by A. Stempkovsky, Moscow, IPPM RAS, 2014. Part IV. P. 51-56.

Представлены подходы к проектированию самосинхронной (СС) аппаратуры и рассмотрены условия внутрисистемной интеграции синхронных и СС-устройств в рамках супер-ЭВМ на примере разработки СС-устройства умножения-сложения гигафлопсного класса, соответствующего стандарту IEEE 754 и выполняющего либо одну операцию двойной точности, либо одновременно две операции одинарной точности над входными операндами. Устройство реализовано по КМОП-технологии с проектными нормами 65 нм. В зависимости от исполнения, оно работает с асинхронным или синхронным окружением и обеспечивает производительность на уровне не менее 1 гигафлопс при времени задержки формирования результата относительно поступления входных операндов не более 6 нС.

Самосинхронное устройство умножения-сложения гигафлопсного класса: варианты реализации

Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю., Сурков А.В. Самосинхронное устройство умножения-сложения гигафлопсного класса: варианты реализации // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2014. Часть IV. С. 57-60.

Stepchenkov Yu.A., Rozhdestvenskij Yu.V., Diachenko Yu.G., Morozov N.V., Stepchenkov D.Yu., Surkov A.V. Speed-Independent Fused Multiply-Add Unit of Gigaflops Rating: Implementation Variants // Problems of Advanced Micro- and Nanoelectronic Systems Development, 2015,  Part IV, Moscow, IPPM RAS, P. 15-16. (is indexed in Scopus).

Stepchenkov Yu.A., Rozhdestvenskij Yu.V., Diachenko Yu.G., Morozov N.V., Stepchenkov D.Yu., Surkov A.V. Speed-Independent Fused Multiply-Add Unit of Gigaflops Rating: Implementation Variants // Problems of Perspective Micro- and Nanoelectronic Systems Development - 2014. Proceedings / edited by A. Stempkovsky, Moscow, IPPM RAS, 2014. Part IV. P. 57-60.

В докладе изложены результаты разработки вариантов независимого от задержек устройства умножения-сложения (SIFMA – Speed-Independed Fused Multiply-Add), соответствующего стандарту IEEE 754 и выполняющего либо одну операцию двойной точности, либо одновременно две операции одинарной точности над тремя операндами. Устройство разработано по стандартной КМОП технологии с проектными нормами 65 нм. Оно работает с синхронным или асинхронным окружением и обеспечивает производительность на уровне 1 гигафлопс при напряжении питания 1 В и температуре 25 градусов Цельсия. Энергопотребление при этом не превышает 9710 мДж/ГГц.

[Скачать презентацию]          [Download abstract]             [Download extended abstract]           [Скачать доклад]