Переводы зарубежных публикаций



Cравнительный анализ мощности асинхронного процессора

Aristides Efthymiou, Jim D. Garside, Steve Temple

Распределение высокоскоростных часов в большой синхронной системе и трудно, и требует много питания. Некоторое время назад было предположено, что асинхронные процессоры могут поэтому оказаться выгодными для приложений малой мощности. Дается анализ причин для этого, вместе с прямым сравнением, показывающим, что асинхронный процессор ARM AMULET3, по крайней мере, энергетически эффективнее своего современного синхронного аналога. Кроме того, представляются методы микроархитектуры, использующие асинхронный стиль разработки, который может далее улучшать потребление мощности.

Самосинхронный конвейер с негативными накладными расходами

Brian D.Winters and Mark R.Greenstreet

Эта статья представляет новую разновидность конвейерной обработки сигналов, названной нами “серфинг”. В прежних сигнальных конвейеризованных устройствах неопределенность синхронизации растет монотонно, когда события распространяются через вентили или другие логические элементы. Мы ограничили ее дисперсию распространением импульса синхронизации наряду со значениями данных. Наши логические элементы имеют задержки, меньшие в присутствии импульса, чем в его отсутствии. Это производит эффект “серфинга”: события близко привязаны к импульсу синхронизации. Мы показываем этот подход разработкой умножителя 4 12. Моделирование Spice выделенного оборудования показывает, что эта разработка устойчива при изменении параметров изготовления и помех питания. Поскольку синхронизация ремонтопригодна при ускорении логики, в наших разработках задержки ниже, чем в аналогичных комбинационных эквивалентах. Таким образом, накладные расходы управления для этих разработок – действительно негативные.

Асинхронные умножители со счетчиками с переменной задержкой

Gianluca Cornetta, Jordi Cortadella

Хотя умножение - интенсивно изучаемое арифметическое действие, и для него есть много быстрых алгоритмов и реализаций, оно все еще является одним из главных узких мест многих цифровых систем, требующих интенсивных и быстрых вычислений. Эта статья представляет новый проектный подход, основанный на известном алгоритме Baugh и Wooley, в частности обращающемся к асинхронным реализациям, и это может быть легко отображено в схеме VLSI. Эта техника применялась к устройству быстродействующего умножителя с переменной задержкой и дала результат более быстрый, чем другие синхронные и асинхронные реализации.

Самосинхронный умножитель, использующий условную оценку

V.A.Bartlett, E.Grass

Здесь представлен маломощный самосинхронный умножитель массивов CMOS, оптимизированный для асинхронных DSP, но применимый также и в синхронных приложениях DSP. Для сокращения средней потребляемой мощности вводится стратегия, названная условной оценкой: сложение выполняется только в строках массива с сохранением переноса, разрядный продукт которого - не нуль. Результаты моделирования представляются для транзисторного уровня, выполнения 8 бит 8 бит, и составляют потребление энергии в среднем 73 пкДж при среднем времени ожидания 30,5 нс.

О моделях для асинхронного режима схемы с причинной связью OR

A. Yakovlev, M. Kishinevsky, A. Kondratyev, L. Lavagno

Асинхронные схемы ведут себя как параллельные программы, выполненные в аппаратной логике. Процессы в таких схемах синхронизированы в соответствии с динамическими логическими и случайными условиями между коммутацией событий. Классическая парадигма, легко представляемая на большинстве языков для моделирования параллельных систем, ориентированных на вычислительный процесс – причинная связь AND, которая часто ассоциируется с синхронизацией рандеву. В этой статье мы исследуем другую, менее известную парадигму, называемую причинной связью OR.

Серфинг: устойчивая форма конвейеризации волны с использованием самосинхронных схемотехник

Brian D.Winters, Mark R.Greenstreet

Эта статья представляет "серфинг" – новую разновидность конвейеризации волны. В предыдущих проектах конвейеризованной волны временная неопределенность монотонно растет с распространением данных через схемы и другие логические элементы. В наших разработках синхроимпульс распространяется вместе со значениями данных, и наши логические элементы имеют задержки, уменьшающиеся при наличии импульса. Это производит эффект "серфинга", в котором события близко привязаны к синхроимпульсу. Это дает устойчивый вариант конвейерной обработки волны, где рассеяние синхронизации ограничено независимо от длины конвейера. Мы показываем наш подход разработкой простой микросхемы проверки концепции.

Методологии асинхронных проектов: краткий обзор

Scott Hauck

Асинхронное проектирование было областью активных исследования по крайней мере с середины 1950-ых годов, но, тем не менее, достигло широкого использования. Мы исследуем преимущества и проблемы, свойственные асинхронным вычислениям и некоторым более известным методологиям проектирования. К ним можно отнести асинхронные схемы Huffman, схемы пакетного режима, микроконвейеры, схемы, нечувствительные к задержкам, базирующиеся на шаблонах и на теории трассировки, графы переходов сигналов, диаграммы изменений, схемы, квазинечувствительные к задержкам, на базе компиляции.

Методология последовательного улучшения конструкции для проекта, малочувствительного к задержке

Luca P. Carloni, Kenneth L. McMillan, Alexander Saldanha,Alberto L. Sangiovanni-Vincentelli

В глубоко субмикронных проектах (DSM – Deep Sub-Micron) производительность будет критически зависеть от задержек длинных проводов. Мы предлагаем новую методологию синтеза для синхронных систем, делающую проект функционально малочувствительным к задержке длинных проводов. Давая спецификацию синхронного проекта, мы генерируем синхронную реализацию функционального эквивалента, допускающего произвольную задержку связи между защелками. Используя защелки, мы можем делить длинный провод на короткие сегменты, которые могут пересекаться в течение отдельного цикла часов. Общая цель состоит в том, чтобы получить проект, устойчивый к задержкам длинных проводов, при быстром сокращении множества итераций между логическим и физическим проектами и с производительностью, оптимизированной относительно скорости отдельных компонентов проекта. В этой статье мы описываем детали предложенной методологии, а также сообщаем о малочувствительном к задержкам проекте PDLX – нестандартном микропроцессоре с предполагаемым выполнением.

4-разрядный асинхронный конвейеризованный умножитель – программируемая вентильная матрица Xilinx XC4003PC84-5

Jonathan Lipsher & Kapilan Maheswaran

Исследование асинхронных или самосинхронных конвейеров [1] ясно показало их большие преимущества над стандартными синхронизированными системами: способность к адаптации размера конвейера, производительность, связанная со средней задержкой комбинационного блока, способность обрабатывать различные и изменяющиеся скорости передачи входных и выходных данных, простота разработки, которая легко приспосабливается к увеличению ширины шины данных.

Реализация квазималочувствительных к задержкам блоков Булевых функций

Mart Saarepera and Tomohiro Yoneda

Объясняется задача самосинхронной реализации Булевых функций. Определяются понятия малочувствительного к задержкам комбинационного кода и малочувствительной к задержкам функции, даются точные условия, при которых возможна самосинхронная реализация Булевых функций без запоминания. Даются примеры малочувствительного к задержкам комбинационного кода и малочувствительной к задержкам функции. Предлагается обобщенный стиль конструирования квазималочувствительных к задержкам самосинхронных функциональных блоков с использованием стандартной библиотеки автоматизированного проектирования CAD. Наш стиль разработки сравнивается с другими стилями проектирования самосинхронных функциональных блоков.