Переводы зарубежных публикаций



Анализ и идентификация схем, независимых от скорости, на модели события

M.Kishinevsky, A.Kondratyev, A.Taubin and V.Varshavsky

Предмет этой статьи – анализ асинхронных схем на независимость от скорости или нечувствительность к задержкам. Схема определяется как список соединений логических функций, описывающий компоненты. Анализ основан на деривации спецификации событий поведения схемы в STG-подобной системе обозначений, называемой сигнальными графами. Главное преимущество этого метода – то, что вспышки состояния исключены. Восстановление спецификации событий схемы помогает также решать задачу идентификации поведения, то есть сравнивать полученную спецификацию с желательной. Метод иллюстрируется некоторыми примерами.

Протоколы квитирования для десинхронизации

I. Blunno, J. Cortadella, A. Kondratyev, L. Lavagno, K. Lwin, C. Sotiriou

Десинхронизация появилась как новая парадигма для автоматизации разработки асинхронных схем из синхронных списков соединений. В этой статье исследуются различные протоколы десинхронизации и формально доказывается их корректность. Обеспечивается таксономия существующих протоколов для контроллеров с защелками. В частности, анализируются четырехфазные протоколы с квитированием, спроектированные для микроконвейеров. Для десинхронизации предлагается также новый контроллер с максимальным параллелизмом. Описывается и обсуждается применимость десинхронизации при реализации DLX-микропроцессора.

Проект GALA (Globally Asynchronous - Locally Arbitrary)

Victor Varshavsky and Vyacheslav Marakhovsky

Обсуждается задача организации временного поведения цифровых систем. Эта задача связана, в основном, с обеспечением интерфейса между физическим (естественным) и логическим (искусственным) временем. Наиболее общий метод связи по интерфейсу базируется на системных часах, которые удаляют физическое время из поведения модели. Ряд алгоритмов, которые могут быть легко сформулированы в логическом времени, представляет большую трудность в случае асинхронности. Предлагаемая методология проекта GALA (Globally Asynchronous – Locally Arbitrary) базируется на декомпозиции системы в уровень процессоров и уровень синхронизации. Синхроуровень действует как распределенные асинхронные часы, производящие локальные синхросигналы для процессорного уровня, который является, в основном, синхронным прототипом. Синхроуровень, как и любая асинхронная схема, взаимодействует с внешними устройствами, включая процессорный уровень, с помощью квитирования. Каждое локальное устройство производит сигнал подтверждения и посылает его на синхроуровень. Проектировщик может использовать широкий набор методов релизации этого сигнала (Locally Arbitrary) – от самосинхронной разработки до встроенной параллельной задержки. Для различных дисциплин синхронизации прототипа предложены соответствующие реализации синхроуровня. Методология GALA иллюстрируется несколькими примерами разработки, такими как счетчик с постоянным временем срабатывания, канал FIFO "один-два-один", безарбитражная архитектура процессора с противотоком.

Самосинхронные системы FPGA

Rob Payne

Последнее время возобновился интерес к самосинхронным системам из-за их модульности, устойчивости к ошибкам, потребления малой мощности и средней производительности. Кроме того, в этой статье доказывается, что есть определенные выгоды принятия самосинхронного проекта для FPGA (Field Programmable Gate Array). Упрощаются проблемы размещения, маршрутизации и разбиения при отсутствии глобальных ограничений синхронизации, так что доступен больший выбор алгоритмов преобразования. Следовательно, имеется больший потенциал для алгоритмов улучшения работы проекта или для уменьшения времени выполнения преобразований. Кроме того, способность быстрого исполнения преобразований допускает новые приложения FPGA, где преобразования производятся непрерывно. В настоящее время доступные FPGA не обеспечивают никакой поддержки для самосинхронного проекта. В конце статьи описана архитектура STACC - FРGА-архитектура, направленная на выполнение самосинхронных систем со связанными данными.

Проект асинхронной статической оперативной памяти с четырехфазным квитированием для самосинхронных систем

Vincent Wing-Yun Sit, Chiu-Sing Choy, Cheong-Fat Chan

Мотивация проектирования асинхронной памяти появилась в результате современных разработок асинхронных процессоров. Предлагаемая асинхронная статическая RAM, отличная от стандартного проекта, может: 1) связываться с другими асинхронными системами, базирующимися на протоколе управления четырехфазным квитированием, 2) генерировать сигналы выполнения чтения/записи с увеличенной средней скоростью в соответствии с концепцией переменной нагрузки разрядной шины. Методы исследования включают в себя: 1) напряжение двойной шины, опознающее детектирование выполнения для операции чтения, 2) генерирование множества задержек выполнения для операции записи. В этой статье дается оценка производительности этих методов для памяти в 1 Мб с четырьмя областями сегментации разрядной шины. Представляются и сравниваются результаты моделирования и измерений.

Метод оценки энергии для асинхронных схем с приложением к асинхронному микропроцессору

Paul I. Penzes, Alain J. Martin 

В этой статье предлагается имитатор, действующий в логическом представлении асинхронной схемы и дающий оценку энергии в пределах 10 % электрического (hspice) моделирования. Наш имитатор является первым таким средством в литературе, специально нацеленным на эффективную энергетическую оценку асинхронных схем QDI.
В качестве приложения мы показываем, как используется имитатор для точной оценки потребления энергии в различных частях асинхронного микропроцессора MIPS R3000. Это первый энергетический анализ асинхронного микропроцессора в литературе.

Cамосинхронная схема домино

Harris David

Описана самосинхронная управляющая схема домино для управления трактом данных, обеспечивающая задержку с нулевыми накладными расходами и улучшенное время цикла при поддержании характеристик самосинхронных схем домино, малочувствительных к задержкам. Тракт данных содержит последовательные стадии i-1, i и i+1, каждая из которых выполняет логическую функцию подаваемых на нее входных сигналов. Каждая стадия требует первого периода времени для предзаряда и второго периода времени для оценки. Логическая функция стадии i оценивается, когда стадия i+1 предзарядилась, а стадия i предзаряжается, когда стадия i+1 завершила оценку, но прежде, чем стадия i+1 начинает предзаряжаться, и когда стадия i-1 завершила предзарядку. 

Логическая декомпозиция схем, независимых от скорости

ALEX KONDRATYEV, JORDI CORTADELLA, MICHAEL KISHINEVSKY, LUCIANO LAVAGNO AND ALEXANDRE YAKOVLEV

Логическая декомпозиция –- известная проблема в логическом синтезе, но она представляет новые сложности, когда направлена на схемы, независимые от скорости. При декомпозиции схемы в более мелкие схемы должна сохраниться не только функциональная корректность схемы, но также и независимость от скорости, т.е. отсутствие рисков сбоя от неограниченных задержек схемы. Эта статья представляет новый метод логической декомпозиции схем, независимых от скорости, решающий проблему за два больших шага: 1) логическая декомпозиция сложных схем и 2) вставка новых сигналов, сохраняющих отсутствие рисков сбоя. Метод кажется более общим, чем предыдущие, и его эффективность оценивается экспериментами на наборе эталонных тестов.

Параллельная модель для десинхронизации

J. Cortadella, A. Kondratyev, L. Lavagno, C. Sotiriou 

Эта статья показывает, как можно получить асинхронные схемы из оптимизированных синхронных схем, заменив дерево распространения синхросигналов сетью квитирования. Представляется параллельная модель для десинхронизации, и проверяются поведенческие реквизиты. Анализ проблемы показывает применимость метода и потенциальные преимущества десинхронизирования синхронных схем. 

Проект самосинхронных умножителей: сравнение

Jens Sparse, Christian D.Nielsen, Lars S.Nielsen, and Jorgen Stannstnip

В последние годы было предложено множество методов проектирования самосинхронных схем. В качестве первого шага к их сравнению мы разработали векторный умножитель, используя три из опубликованных подходов: проект Caltech [5, 7], мультикольцевой проект [10, 11] (нечувствительные к задержке схемы с использованием четырехфазного подтверждения связи и кодирования двойной шины данных) и микроконвейерный проект [12, 8] (использование двухфазного протокола связанных данных). Кроме того, был сделан синхронный проект того же умножителя. Все проекты были завершены до уровня компоновки, и были изготовлены и проверены кристаллы для двух самосинхронных проектов. По экспериментам на базе этих проектов мы сообщаем и о количественных, и о качественных сравнениях.