Публикация в журнале Mathematics

Подготовлена публикация в спец-выпуск журнала Mathematics (https://www.mdpi.com/journal/mathematics), Q1 WoS, с названием: Control, Optimization, and Mathematical Modeling of Complex Systems.
Название статьи: «Математическое моделирование сбоеустойчивости синхронных и самосинхронных цифровых схем» (рус.) и «Mathematical Modeling of Synchronous and Self-Timed Digital Circuits’ Failure Tolerance» (eng). Статья базируется на опубликованных результатах коллектива в области проектирования сбоеустойчивых вариантов исполнения самосинхронных схем.

Аннотация: Данная статья посвящена математическому моделированию и сравнительному анализу синхронной и самосинхронной (СС) методологий проектирования высоконадежных СБИС и суперкомпьютеров на их основе. Подробно рассматриваются вопросы сбоеустойчивости и дается оценка эффективности применения обеих методологий на примерах использования основных методов повышения сбоеустойчивости. Подтверждено значительное увеличение времени бессбойной работы (в 1,28 – 2,45 раза) СС-схемотехники в сравнении с синхронными аналогами. Выделены наиболее существенные особенности СС-схемотехники, обеспечивающие повышение сбоеустойчивости СС СБИС. Предложены схемотехнические методы повышения сбоеустойчивости СС СБИС, увеличивающие время их бессбойной работы до 3,1 раз для комбинационных СС-схем и до 3,6 раз для СС-схем триггерного типа. Показано, что глубокое резервирование дает заметный выигрыш при разбиении всей схемы на 2 – 5 последовательных фрагмента. Наибольшее влияние на величину интервала бессбойной работы оказывает плотность вероятности одиночных сбоев, заметно снижающаяся при использовании помехоустойчивого кодирования данных. Сформулированы направления дальнейшей работы по повышению сбоеустойчивости СС-схем.

Abstract: The paper is devoted to a mathematical modeling and comparative analysis of synchronous and self-timed (ST) methodology for designing highly reliable VLSI and supercomputers based on them. The paper considers in detail fault tolerance issues and evaluates both methodologies application effectiveness on examples of using the basic methods of increasing fault tolerance. Analysis has proved that ST circuitry demonstrates a meaningful increase in the failure-free operation time (1.28 – 2.45 times) in comparison to synchronous analogs. The paper highlights the ST circuitry’s most significant features, which increase ST VLSI fault tolerance. Proposed circuitry methods improve ST VLSI fault tolerance and increase their failure-free operation time up to 3.1 times for combinational ST circuits and up to 3.6 times for sequential ST circuits. The paper shows that deep redundancy gives a noticeable improvement when splitting the entire scheme into 2 – 5 consecutive fragments. Single failures density probability sensitively affects the failure-free operation interval and significantly falls when using error-correcting data coding. The paper formulates directions for further work on the ST circuits’ reliability features improvement.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *