Статья в журнале Radio Electronics, Computer Science, Control

Опубликована статья по самосинхроной тематике в соавторстве с нашими партнерами из Пермского национального исследовательского политехнического университета

Self-timed look up table for ULAs and FPGAs

Tyurin S. F., Skornyakova A. Yu., Stepchenkov Y. A., Diachenko Y. G. Self-timed look up table for ULAs and FPGAs // Radio Electronics, Computer Science, Control, 2021. No 1, P. 36-45.

2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering

Было принято участие в конференции 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Был принят следующий доклад по самосинхронной схемотехнике:

Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049. (indexed in Scopus).

Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)

Зарегистрирована программа «Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)»
Государственная регистрация программы для ЭВМ № 2020665889 от 02.12.2020 Бюл. №12. Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB). Плеханов Леонид Петрович; заявитель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). № заявки 2020665098, дата поступления заявки 24.11.2020.

МАТЕМАТИЧЕСКОЕ МОДЕЛИРОВАНИЕ В МАТЕРИАЛОВЕДЕНИИ ЭЛЕКТРОННЫХ КОМПОНЕНТОВ II

Было принято участие в Второй Международной конференции «Математическое моделирование в материаловедении электронных компонентов» МММЭК-2020, организованной ФИЦ ИУ РАН, ВМК МГУ, АО НИИМЭ, МАИ, был представлен доклад «Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения». По материалам конференции опубликован сборник тезисов.

А. А. Зацаринный, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2020. 19–20 октября 2020 г., Москва: Материалы II Международной конференции. – Москва : МАКС Пресс, 2020. – С 114-116.
ISBN 978-5-317-06483-9
DOI: https://doi.org/10.29003/m1506.ММMSEC-2020

Аннотация: В работе предлагаются конструктивные и схемотехнические решения для реализации высокопроизводительных компьютеров следующего поколения. Они основаны на методологии проектирования самосинхронных схем и обеспечивают повышение устойчивости вычислительных систем к логическим сбоям, являющимся следствием наведенных помех и радиационного воздействия.

Патент «Устройство сбоеустойчивого разряда самосинхронного регистра хранения»

Был получен Пат. 2 733 263 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2020109846; опубл. 01.10.2020, Бюл. № 28.

Постоянная ссылка с дополнительной информацией тут.

2020 IEEE East-West Design & Test Symposium (EWDTS)

Было принято участие в конференции 2020 IEEE East-West Design & Test Symposium (EWDTS). Был принят следующий доклад по самосинхронной схемотехнике (дополнительная информация — в соответствующем разделе):

Increasing Self-Timed Circuit Soft Error Tolerance

YurIgor Sokolov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski, Denis Diachenko. Increasing Self-Timed Circuit Soft Error Tolerance // 2020 IEEE EAST-WEST DESIGN & TEST SYMPOSIUM Varna, Bulgaria, September 4 – 7, 2020, P. 450-454. (is indexed in Scopus).

Публикации в журналах ФИЦ ИУ РАН в 2020 году

Приняты к публикации следующие статьи по самосинхронной тематике, которые выйдут в печать в 2020 году:

Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части

Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский, Н. В. Морозов, Д. Ю. Степченков, Д. Ю. Дьяченко. Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 3x, № x, 2020 – С. xx-xx

В статье оценивается вероятность повреждения данных в самосинхронных (СС) схемах, изготовленных по КМДП-технологии с проектными нормами 65 нм и ниже, из-за кратковременных логических сбоев в комбинационной части ступени СС-конвейера, вызванных внешними и внутренними факторами. Выявлены ситуации, способные привести к порче данных в конвейере из-за логических сбоев. Определен уровень естественной защищенности СС-конвейера от логических сбоев в его комбинационной части благодаря свойствам СС-схем (84,4% в наихудшем случае). Предложенные приемы топологического синтеза повышают сбоеустойчивость СС-кон-вейера до 85,6% от всех логических сбоев. Индикация состояния парафазного сигнала, инверсного по отношению к его спейсеру обеспечивает иммунность СС-конвейера к 98,6% одиночных логических сбоев за счет увеличения его аппаратных затрат на 1%.

Повышение сбоеустойчивости самосинхронных схем

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Повышение сбоеустойчивости самосинхронных схем // Информатика и Применения, – М.: ТОРУС ПРЕСС, Т. 1x, № x, 2020 – С. xx-xx

Аннотация: В статье анализируется проблема устойчивости самосинхронных (СС) схем, изготовленных по технологии комплементарный металл-диэлектрик-полупроводник (КМДП) к кратковременным логическим сбоям, генерируемым внешними воздействиями: ядерными частицами, космическими лучами, электромагнитными наводками. Практические СС-схемы реализуются в виде конвейера с запрос-ответным взаимодействием между его ступенями и двухфазной дисциплиной работы с чередованием рабочей фазы и спейсера. Комбинационная часть ступени конвейера использует парафазное со спейсером кодирование информационных сигналов. Индикаторная подсхема ступени конвейера подтверждает окончание переключения всех элементов ступени, возбужденных в текущей фазе работы, и формирует сигналы управления запрос-ответным взаимодействием ступеней конвейера. Рассмотрены физические причины появления логических сбоев и проанализированы типы сбоев, возможных в КМДП СС-схемах с проектными нормами 65 нм и ниже. Сравниваются характеристики сбоеустойчивости разных вариантов СС-регистров хранения. Предлагаются схемотехнические и топологические методы повышения сбоеустойчивости СС-конвейера. Даются оценки сбоеустойчивости СС-конвейера в зависимости от места появления логического сбоя

Участие в конференции МЭС-2020

Было подано и принято три доклада на IX Всероссийскую научно-техническую конференцию Проблемы Разработки перспективных микро- и нано электронных систем МЭС-2020. Два из них посвящены самосинхронной схемотехнике.

Метод повышения быстродействия самосинхронного умножителя

Ю.В. Рождественский, Ю.А. Степченков, Ю.Г. Дьяченко, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко. Метод повышения быстродействия самосинхронного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем – 2020. DOI: 10.31114/2078-7707-2020-1-82-88

Аннотация — Быстродействие самосинхронных (СС) схем в значительной степени определяется их индикаторной подсхемой. Особенно остро эта проблема стоит в многоразрядных вычислительных СС-схемах, в том числе, в умножителе. Классическая индикация предполагает формирование общего индикаторного выхода для всей СС-схемы, участвующего в запрос-ответном взаимодействии СС-устройств или ступеней СС-конвейера. Многоразрядные СС-схемы, реализующие алгоритмы обработки данных с высокой степенью параллелизма, допускают использование групповой индикации выходов СС-схемы с формированием поразрядных сигналов управления фазами их входов. Статья описывает метод ускорения работы индикаторной подсхемы применительно к СС-умножителю, реализующему модифицированный алгоритм Бута и использующему двухступенчатое «дерево» Уоллеса на сумматорах с избыточным (троичным) и парафазным СС-кодированием их входов и выходов. Поразрядное управление входами обеих ступеней конвейера «дерева» Уоллеса обеспечили повышение быстродействия СС-умножителя 54*54 на 40% за счет увеличения его аппаратных затрат на 2,3-2,5%.

Повышение сбоеустойчивости индикации самосинхронных схем

Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко. Повышение сбоеустойчивости индикации самосинхронных схем // Проблемы разработки перспективных микро- и наноэлектронных систем – 2020. DOI: 10.31114/2078-7707-2020-2-66-72

Аннотация — Сложность и площадь топологической реализации индикаторной подсхемы самосинхронной (СС) схемы составляют до 50% от сложности и площади всей СС-схемы. Соответственно, вероятности появления кратковременного логического сбоя, вызываемого ионизационным током из-за внешних причин, в индикаторной подсхеме и в остальной части СС-схемы примерно одинаковы. Сбоеустойчивость индикаторной подсхемы определяется ее иммунностью к логическому сбою в индицируемой СС-схеме и сбоеустойчивостью основного компонента индикации – гистерезисного триггера (Г-триггера). Использование DICE реализации Г-триггера существенно повышает сбоеустойчивость индикаторной подсхемы. В статье предлагается заменить двухтранзисторный конвертор в DICE-реализации Г-триггера четырехтранзисторным конвертором и использовать Г-триггеры с синфазными входами и выходом для организации «дерева» индикаторных элементов, формирующих общий индикаторный выход СС-схемы из частичных индикаторных сигналов. В совокупности с элементами «равнозначность» или «неравнозначность» в качестве первого каскада индикаторной подсхемы такой подход обеспечивает абсолютную защиту от логического сбоя в индикаторной подсхеме и анти-спейсера в индицируемой схеме.