Плеханов Л. П., Дьяченко Ю. Г., Хилько Д. В., Орлов Г. А. Оптимизация синтеза последовательностных самосинхронных схем по синхронному описанию // Системы и средства информатики, 2025. Т. 35. № 4. С 3-18.
DOI: 10.14357/08696527250401, Инд. в ядре РИНЦ, RSCI, БС2, ВАК , EDN: THWOVK
Финансовая поддержка: Исследование выполнено за счет гранта Российского научного фонда № 25-19-00508, https://rscf.ru/project/25-19-00508/ / FundingAgency: The research was funded by a grant Russian Science Foundation No 25-19-00508, https://rscf.ru/en/project/25-19-00508/
Library reference: Plekhanov L. P., Diachenko Yu. G., Khilko D. V., Orlov G. A. Template method in synthesis of self-timed digital circuits // Systems and means of informatics, 2025. Vol. 35. Iss. 4. P. 3-18.
Аннотация: В статье рассматривается проблема автоматизации проектирования самосинхронных (СС) цифровых схем, представляющих собой альтернативу синхронной схемотехнике, в части синтеза последовательностных устройств. Проектирование СС-схем, обладающих рядом существенных преимуществ в сравнении с синхронными аналогами, требует специфического подхода и учета особенностей дисциплины функционирования СС-схем. Наибольшую трудность представляют формализация и автоматизация синтеза последовательностных СС-устройств. Статья предлагает использовать для этого метод формализованной подстановки предварительно разработанных адекватных шаблонов. Он заключается в анализе исходного описания синхронного аналога синтезируемой СС-схемы с помощью программных средств логического синтезатора синхронных схем Yosys с открытым кодом, поиске фрагментов, реализуемых устройствами с памятью, и замене их СС-шаблонами, Verilog-описаниями соответствующих последовательностных СС-устройств. В статье приведены примеры шаблонов и описана разработанная методика их применения в процессе конвертирования исходного синхронного описания синтезируемой схемы в СС-Verilog-описание. Подстановка шаблонов в описание синтезируемой схемы избавляет от необходимости их индивидуального синтеза с учетом специфики СС-схем. Предлагаемый подход обеспечивает минимальные аппаратные затраты и оптимальное быстродействие и гарантирует самосинхронность получаемых схемотехнических реализаций цифровых устройств.
Abstract: The article considers the problem of self-timed (ST) digital circuit design automation. Self-timed circuits are an alternative to the synchronous ones.
In spite of significant advantages, especially in terms of operational reliability in a wide range of operating conditions under the influence of unfavorable factors, ST circuits have not yet found wide application. In part, this is due to the complexity of their design which requires a specific approach and consideration of the ST circuit’s functioning discipline features. The greatest difficulty is the formalization and automation of sequential ST unit synthesis. For this purpose, it is proposed to use the template method. It includes an analysis of the synchronous counterpart’s original description of the synthesized ST circuit using Yosys, the open-source logical synthesizer of synchronous circuits, searching for fragments implemented by units with memory, and replacing them with preprepared templates, namely, ST Verilog descriptions of sequential units adequate to the prototype in terms of operational features. The templates contain the synchronous and ST implementations of the corresponding units. The article provides template examples and describes the method of their application in the process of converting the original synchronous description of the synthesized circuit into an ST Verilog description. Substituting templates into the synthesized circuit description eliminates the need for their individual synthesis taking into account the specifics of the ST circuits. The proposed approach ensures minimal hardware costs and optimal performance and guarantees the ST nature of the resulting circuit implementations of digital units