Yuri Diachenko, Yury Stepchenkov, Dmitry Khilko. Self-timed counter synthesis // 2024 International Conference on Industrial Engineering, Applications and Manufacturing (ICIEAM) Sochi, Russian Federation, 20-24 May 2024. — IEEE, P. 837-842.
DOI: 10.1109/ICIEAM60818.2024.10553896. Indexed in Scopus, ядро РИНЦ.
Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).
Abstract: Self-timed (ST) circuits have higher reliability in comparison with synchronous counterparts and can serve as a promising circuitry basis for microelectronic control unit implementations for robotic complexes and production systems. However, designing ST circuits is more labor-intensive and non-trivial because of the need to adhere to strict signal generation discipline and build an additional indication subcircuit. The synthesis of combinational ST circuits is quite simply formalized by means of dualizing the logical function system obtained by a logic synthesizer and adding an indication subcircuit. However, when synthesizing ST units with memory, including ST counters, this approach leads to excessive hardware redundancy and, as a consequence, to the resulting solution’s low level of performance and soft error tolerance. The article analyzes the circuitry basis for the optimal multi-bit ST counter implementation and proposes a method for synthesizing ST counters based on parameterized templates of the ST counter body and its environment, ensuring self-timed implementation, its full functional compliance with the original description, and close to optimal consumer characteristics.
Аннотация: Самосинхронные (СС) схемы обладают более высокой надежностью в сравнении с синхронными аналогами и могут служить перспективным схемотехническим базисом для реализации микроэлектронных устройств управления робототехническими комплексами и производственными системами. Однако проектирование СС-схем более трудоемко и не тривиально из-за необходимости соблюдения строгой дисциплины формирования сигналов и построения дополнительной индикаторной подсхемы. Синтез комбинационных СС-схем достаточно просто формализуется путем дуализации системы логических функций, полученной логическим синтезатором, и добавления индикаторной подсхемы. Однако при синтезе СС-устройств с памятью, в том числе СС-счетчиков, такой подход приводит к чрезмерной аппаратной избыточности и, как следствие, к снижению быстродействия и сбоеустойчивости полученных решений. Статья анализирует схемотехнический базис для оптимальной реализации многоразрядных СС-счетчиков и предлагает метод синтеза СС-счетчиков на основе параметризованных шаблонов тела СС-счетчика и его окружения, обеспечивающий самосинхронность реализации, ее полное функциональное соответствие исходному описанию и близкие к оптимальным потребительские и надежностные характеристики.
Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.