Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части // Системы и средства информатики, 2020. Т. 30. № 3. С. 49-55.

DOI: 10.14357/08696527200305. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Оценивается вероятность повреждения данных в самосинхрон- ных (СС) схемах, изготовленных по КМДП-технологии с проектными нормами 65 нм и ниже, из-за кратковременных логических сбоев (ЛС) в комбинационной части ступени СС-конвейера, вызванных внешними и внутренними факторами. Выявлены ситуации, способные привести к порче данных в конвейере из-за ЛС. Определен уровень естественной защищенности СС-кон- вейера от ЛС в его комбинационной части благодаря свойствам СС-схем (84,4% в наихудшем случае). Предложенные приемы топологического синтеза повышают сбоеустойчивость СС-конвейера до 85,6% от всех ЛС. Индикация состояния парафазного сигнала, инверсного по отношению к его спейсеру, как спейсера обеспечивает иммунность СС-конвейера к 98,6% одиночных ЛС за счет увеличения его аппаратных затрат всего на 1%.

Abstract: The paper estimates the data corruption probability in self-timed circuits manufactured by a standard 65-nanometer and below CMOS process because of short-term soft errors that occurred in the pipeline combinational part. Soft errors appear as a result of the external causes and internal noise sources. The paper analyzes events able to lead to data corruption in the pipeline due to soft errors. In the worth case, self-timed pipeline is naturally immune to 84.4% soft errors in its combinational part due to self-timed circuit features.
Proposed layout synthesis techniques increase soft error tolerance of the pipeline up to 85.6%. Indication of the state of the paraphase signal, inversed to its spacer, as spacer provides self-timed pipeline immunity to 98.6% of single soft errors at the expanse of pipeline hardware complexity by less than 1 %.

Устойчивость самосинхронных комбинационных схем к кратковременным логическим сбоям

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Устойчивость самосинхронных комбинационных схем к кратковременным логическим сбоям // Системы и средства информатики, 2020. Т. 30. № 2. С. 4-10.

DOI:10.14357/08696527200201. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Рассматривается вопрос устойчивости самосинхронных (СС) комбинационных схем, изготовленных по технологии комплементарный металл — диэлектрик — полупроводник (КМДП), к кратковременным логическим сбоям (ЛС), вызываемым внешними причинами или внутренними помехами, не приводящими к разрушению полупроводниковых структур. Обсуждаются последствия воздействия физических причин, приводящих к ЛС в микросхеме, изготовленной по КМДП-технологии с проектными нормами 65 нм и ниже. Введена классификация ЛС в СС комбинационных КМДП-схемах в зависимости от времени их появления и типа сбоя. Самосинхронные схемы имеют более высокую степень устойчивости к кратковременным ЛС, чем их синхронные аналоги, благодаря двухфазной дисциплине работы, запрос- ответному взаимодействию и парафазному кодированию информационных сигналов. Предложены схемотехнические и топологические методы, обеспечивающие снижение чувствительности СС комбинационных КМДП-схем к логическим сбоям за счет гарантированного отсутствия биполярного влияния источника ЛС на элементы, формирующие парафазные сигналы, и на их трассы в топологи схемы.

Abstract: The paper considers self-timed (ST) complementary metal-oxide- semiconductor (CMOS) combinational circuit tolerance to short-term soft errors caused by the external sources or internal noises that do not lead to semiconductor structure destruction. The paper discusses the consequences of physical causes impact, leading to soft errors in a chip manufactured by the 65-nanometer and below CMOS process. It introduces soft error classification in CMOS ST combinational circuits depending on their appearance time and the type of failure. Self-timed circuits have a higher degree of resistance to short-term soft errors than their synchronous counterparts due to the two-phase operation discipline, request-acknowledge interaction, and dual-rail information signal coding. The paper proposes circuitry and layout methods ensuring the lowering of CMOS ST combinational circuit sensitivity to soft errors due to the guaranteed absence of the bipolar influence of the soft error source on the cells forming dual-rail signals and on their wires in the circuit layout.

Универсальный функциональный метод анализа больших самосинхронных схем

Плеханов Л.П., Захаров В.Н. Универсальный функциональный метод анализа больших самосинхронных схем // Системы и средства информатики, 2020. Т. 30. № 2. С. 11-20.

DOI: 10.14357/08696527200202. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Одна из главных задач создания самосинхронных (CC) электронных схем- анализ их самосинхронности. Известные событийные методы не обеспечивают полного анализа СС-схем реальной сложности из-за чрезмерного объема вычислений. В рамках функционального подхода предложен универсальный метод, основанный на автоматическом разделении схемы на минимальные СС-ячейки. Метод позволяет радикально уменьшить необходимые вычисления и анализировать самосинхронность схем любого размера.

Abstract: One of the main tasks of creating self-timed circuits is to analyze their self-synchronicity. Known event-based methods do not provide a complete analysis of self-timed circuits of real complexity due to the excessive amount of calculations. Within the framework of the functional approach, a universal method based on the automatic division of the scheme into minimal self-timed cells is proposed. The method allows one to radically reduce the necessary calculations and analyze self-timed circuits of any size.

Improvement of the Natural Self-Timed Circuit Tolerance to Short-Term Soft Errors

Yuri Afanasyevich Stepchenkov, Anton Nikolaevich Kamenskih, Yuri Georgievich Diachenko, Yuri Vladimirovich Rogdestvenski, Denis Yuryevich Diachenko. Improvement of the Natural Self-Timed Circuit Tolerance to Short-Term Soft Errors / Advances in Science, Technology and Engineering Systems Journal Vol. 5, No. 2, 44-56 (2020).

DOI: 10.25046/aj050206

Abstract: The paper discusses the features of the implementation and functioning of digital self-timed circuits. They have a naturally high tolerance to short-term single soft errors caused by various factors, such as nuclear particles, radiation, and others. Combinational self-timed circuits using dual-rail coding of signals are naturally immune to 91% of typical soft errors classified in the paper. The remaining critical soft errors are related to the state of the dual-rail signal, opposite to the spacer and forbidden in traditional dual-rail coding of signals. Paper proposes to consider this state as the second spacer and to indicate it as a spacer to increase the self-timed circuit tolerance to soft errors. Together with an improved indication of the self-timed pipeline, this provides masking of 100% of the considered typical soft errors in combinational self-timed circuits. Due to internal feedback, self-timed latches and flip-flops are less protected from soft errors, as are synchronous memory cells. But thanks to their indication and the input and output signals generation discipline, they are also immune to 89% of typical soft errors. Usage of the self-timed latches and flip-flops with dual-rail coding of information outputs increases the tolerance of self-timed latches and flip-flops to soft errors by 2%. Application of the DICE-like approach to circuitry and layout design of sequential self-timed circuits provide an increase in their tolerance to the single soft errors up to the level of 100%.

Оптимизация индикации многоразрядных самосинхронных схем

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Оптимизация индикации многоразрядных самосинхронных схем //  Системы и средства информатики, 2019. Т. 29. № 4. С. 14-27.

DOI: 10.14357/08696527190402. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Индикаторная подсхема в самосинхронных (СС) схемах обеспечивает контроль окончания переключения всех элементов в текущую фазу и управление взаимодействием функциональных блоков. С увеличением разрядности СС-схемы растет и вклад индикаторной подсхемы в задержку переключения схемы. В статье рассматриваются вопросы оптимизации индикаторной подсхемы и организации СС-конвейера для обеспечения более высокого быстродействия всей схемы. Для реализации разряда регистров хранения промежуточных данных в ступенях конвейера предлагается использовать вместо обычного СС-К8-трпггера гистерезисный триггер, имеющий меньшую сложность и обеспечивающий хранение как рабочего, так и спей- серного состояния парафазных данных. Дисциплина управления фазами ступеней конвейера с помощью общих индикаторных выходов соседних ступеней конвейера заменяется принципом поразрядной индикации и управления фазами, использующей параллельность вычислений в многоразрядных СС-схемах. Предлагаемые решения обеспечивают существенное повышение быстродействия СС-схем за счет незначительного усложнения индикаторной подсхемы.

Abstract: Indication subcircuit in self-timed (ST) circuits provides both control of the completion of switching all their cells to the current phase and control of their functional blocks interaction. An increase of the ST-circuit capacity leads to rising contribution of the indication subcircuit to the circuit’s transient delay. The paper discusses the optimization of the indication subcircuit and the organization of the ST-pipeline intended for improving performance of the whole circuit. Register bit for storing intermediate data in the pipeline stages is implemented on the basis of hysteretic trigger instead of traditional RS-trigger.
Such register bit has less complexity and provides storing both the work and the spacer states of a dual-rail data. Discipline of the pipeline stage phase control by means of total indication outputs of the adjacent pipeline stages is replaced with bit-wise indication and bit-wise control principle, which utilizes the parallelism of the calculations in the multibit ST-circuits. Proposed solutions essentially improve ST-circuits performance due to a slight complication of the indication subcircuit.

Характеризация последовательностных самосинхронных элементов

Степченков Ю. А., Дьяченко Ю. Г., Морозов Н. В., Степченков Д. Ю., Дьяченко Д.Ю. Характеризация последовательностных самосинхронных элементов // Системы и средства информатики, 2019. Т. 29. № 3. С. 104-113.

DOI:10.14357/08696527190309. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Специфика функционирования самосинхронных (СС) схем предъявляет особые требования к процедуре их характеризации. Процедура должна учитывать дисциплину формирования информационных и фазовых сигналов на основе задаваемых пользователем атрибутов входов и выходов характеризуемого элемента. Предложена методика уточнения процесса характеризации для последовательностных CC-элементов, основанная на использовании векторов определения статических значений или направлений переключения входов и выходов. Алгоритмизация и реализация предложенного подхода в новой версии системы автоматизированной характеризации интегральных библиотек (САХИБ) повысили ее эффективность и обеспечили достоверную характеризацию всех типов последовательностных элементов из библиотеки СС-элементов для 65-нанометровой КМОП (комплеменарный металл-оксид-полупроводник) технологии. Автоматическое дополнение в процессе характеризации моделей последовательностных элементов конструкциями анализа порядка изменения сигналов на их входах и предупреждения о некорректной последовательности входов облегчает и ускоряет проектирование CC цифровых схем.

Abstract: Functional specificity of the self-timed circuits makes special requirements to their characterization procedure. This procedure should take into account a signal conditioning discipline for information and phase signals on base of user defined attributes of the characterized cell’s inputs and outputs. The paper describes a technique of adjusting characterization process for sequential self-timed cells. It is based on using vectors that set static values and transition direction for all inputs and outputs. Algorithmization and implementation of the suggested approach in new SAHIB characterization system version have increased its efficiency and provided the valid characterization of all sequential cell types in the self-timed cell library for 65-nanometer standard CMOS (complementary metal-oxide-semiconductor) process. Automatic introduction of the Verilog constructions analyzing change order of all cell inputs and notifying their invalid sequence into the sequential cell models during characterization procedure accelerates and mitigates self-timed circuit design.

Синтез самосинхронных комбинационных секций функциональным методом.

Плеханов Л.П. Синтез самосинхронных комбинационных секций функциональным методом // Системы и средства информатики, 2017. Т. 27. № 2. С. 85-97.

DOI: 10.14357/08696527170208. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Для разработки самосинхронных (СС) электронных схем, обладающих уникальными свойствами, необходимы специальные методы. Комбинационные схемы могут быть построены из нескольких секций, представляющих собой множество элементов, выполняющих параллельные функциональные преобразования. Известный событийный метод синтеза СС-схем имеет лишь теоретическое значение и непригоден для реального проектирования. В предлагаемом функциональном методе работа секции описывается не событиями (переключениями элементов), а логическими функциями и уравнениями. Метод заключается в составлении и решении логических уравнений. Метод решает задачу синтеза в самом общем виде и позволяет подбирать элементы для реализации из полузаказных или заказных библиотек.

Abstract: Designing of self-timed electronic circuits having unique properties requires special methods. Combinational circuits can consist of several sections representing a variety of elements performing parallel functional transformations.
The known event method of self-timed circuit synthesis has theoretical signifi-cance only and is unsuitable for real design. The author proposes a new method, which describes functional sections not by events (switchs of elements) but by logical functions and equations. The method consists in generating and solving logical equations. The method solves the problem in the most general form and allows choosing elements for circuit implementation from semicustom or custom libraries.

Модели отказоустойчивых самосинхронных схем

Степченков Ю. А., Каменских А. Н., Тюрин С. Ф., Рождественский Ю. В. Модели отказоустойчивых самосинхронных схем // Системы и средства информатики, 2016.  Т. 26.  № 4.  С. 19-30.

DOI: 10.14357/08696527160402. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Разработка аппаратуры для цифровых вычислительных систем, отличающейся как высокой надежностью, так и энергоэффективностью, является одной из важнейших задач XXI в. Использование самосинхронных (CC) схем позволяет повысить их энергоэффективность. Однако увеличение аппаратных затрат при CC-исполнении обычной, неотказоустойчивой аппаратуры приводит к снижению ее надежности. Cамосинхронное исполнение отказоустойчивой аппаратуры позволяет повысить не только ее надежность, но и улучшить комплексный показатель «энергозатраты-надежность». Дальнейшее развитие методов обеспечения отказоустойчивости CC-схем с учетом их специфики позволит компенсировать их недостатки, такие как сложность проектирования, за счет значительно лучших комплексных показателей эффективности. В статье разрабатываются модели и алгоритмы обнаружения неисправностей для методов обеспечения активной отказоустойчивости, что позволяет повысить достоверность функционирования (ДФ) и коэффициент готовности.

Abstract: The development of both the reliable and the energy-efficient computing systems is one of most important tasks in the XXI century. The usage of self-timed circuits makes it possible to improve energy-efficiency of a computing system. However, the complexity increase in not fault-tolerant self-timed circuits leads to decrease of reliability. The fault-tolerant self-timed implementation of digital devices makes it possible to increase not only reliability but also the complex index «energy-consumption/reliability.» The further development of synthesis methods of fault-tolerant self-timed circuits will allow to compensate the negative effects of self-timed circuit’s development by the positive effect of complex index increasing. The paper describes the models and algorithms of fault detection which are developed to improve validity and reliability of actively fault-tolerant self-timed circuits.

Анализ самосинхронности электронных схем на нижнем уровне иерархии

Плеханов Л.П. Анализ самосинхронности электронных схем на нижнем уровне иерархии  // Системы и средства информатики, 2016.  Т. 26.  № 2.  С. 23-42.

DOI: 10.14357/08696527160202. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Самосинхронные электронные схемы, обладающие уникальными свойствами, требуют обязательного анализа на свойство самосинхронности. При анализе необходимо вычислить и проверить все рабочие состояния схемы и переходы между ними. Существующие событийные методы оперируют всеми уравнениями схемы одновременно. Для практических схем большого размера анализ этими методами приводит к неприемлемым вычислительным затратам. Предложенный ранее автором функциональный иерархический метод позволяет анализировать схемы по частям «снизу вверх». Уравнения схемы анализируются только на нижнем уровне иерархии, на верхних уровнях используются взаимосвязи фрагментов и параметры, полученные на нижних уровнях. Метод обеспечивает эффективный анализ схем все возрастающих размеров. В данной статье подробно описывается функциональный метод на нижнем уровне иерархии.

Abstract: Self-timed circuits (independent on element’s delay) have the unique properties of a lack of competitions and safe on Out-Stack-At-Fault (OSAF). They require analysis on self-timing. In the traditional approach — analyzing of elements switching, computational complexity is so great that it does not allow analyzing the most practical circuits. The functional hierarchical method, previously proposed by the author, analyzes logic equations only at the lower level, and at the upper levels, it examines only the relationships between blocks. The suggested method makes it possible to analyze circuits of any size effectively. This article describes in detail this method at the lower level of the hierarchy.

Отказоустойчивый самосинхронный последовательно-параллельный порт: варианты реализации

Степченков Ю. А., Каменских А. Н., Тюрин С. Ф., Дьяченко Ю. Г. Отказоустойчивый самосинхронный последовательно-параллельный порт: варианты реализации // Системы и средства информатики, 2016. Т. 26. № 3. С. 48-59.

DOI: 10.14357/08696527160303. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Создание элементов и устройств, сочетающих в себе как надежность (отказоустойчивость), так и энергоэффективность, является одним из важнейших направлений развития вычислительной техники. Применение самосинхронных (СС) схем обусловлено их уникальными свойствами — широким диапазоном работоспособности, самопроверяемостью относительно константных консервативных неисправностей (ККН), снижением энергопотребления. Наличие встроенных элементов рабочего контроля в СС-схемах сделало наиболее перспективными и активно развивающимися методы обеспечения активной отказоустойчивости. Однако для некоторых областей применения необходимо обеспечение пассивной отказоустойчивости. Рассматриваются ключевые отличия в методах обеспечения отказоустойчивости, предлагаются технические решения, реализующие наиболее эффективные методы, и проводится расчет их показателей надежности, а также сравнение с применением комплексных показателей эффективности.

Abstract: The design of digital devices with both reliability and energy-efficiency is one of the important directions of information technologies development. The self-timed circuits have unique properties — width operation range, self-testing for stuck-at faults and energy-consumption decrease. The ability of self-test makes self-repair techniques better and more perspective for self-timed circuits. However, the fault-tolerance is necessary for some fields of application. The key difference between different techniques of reliability improvement is researched in this paper by the example of proposed technical solutions that realize most efficient designing methods. The usage of complex indices provides comparison of designs.