Оценка надежности синхронного и самосинхронного конвейеров

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Оценка надежности синхронного и самосинхронного конвейеров // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 16, № 4, 2021 – 11 С. // Принято к печати

Indexed in Scopus(Q3).

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Самосинхронная (СС) схемотехника является альтернативой синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья исследует иммунность самосинхронных и синхронных схем к однократным кратковременным логическим сбоям с учетом аппаратурной избыточности СС-схем. СС-схемы за счет своей неотъемлемой части – индикаторной подсхемы, – способны обнаружить логический сбой, проявляющийся как инверсия состояния выхода логической ячейки схемы, и приостановить функционирование схемы до его исчезновения. Тем самым, СС-схемы маскируют однократный логический сбой и предотвращают искажение данных. Использование модифицированного гистерезисного триггера для реализации разряда регистра ступени конвейера маскирует практически все логические сбои в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в четыре раза снизить чувствительность СС-регистра к логическим сбоям внутри него. Количественные оценки сбоеустойчивости показывают явное (в 2,5 – 9,4 раза) преимущество СС-конвейера схемы в сравнении с синхронным аналогом.

Abstract: Self-timed (ST) circuitry is an alternative to synchronous circuits. ST circuits have several advantages over their synchronous counterparts due to their redundant complexity. The article investigates the immunity of self-timed and synchronous circuits to a single short-term soft error, considering the hardware redundancy of ST circuits. Due to their indication subcircuit, ST circuits can detect a soft error, which occurs as a logical cell’s output state inversion, and suspend the operation of the circuit until the soft error disappears. Thus, ST circuits mask a single soft error and prevent distortion of the data processing result. Pipeline stage register bit implementation on a  modified hysteretic trigger, preventing sticking in the anti-spacer, masks almost all soft errors in the pipeline stage’s combinational part. The DICE-like implementation of this trigger makes it possible to reduce the sensitivity of the ST register to the internal soft errors by a factor of four. Quantitative estimates of failure tolerance show a clear (by 2.5 — 6.8 times) advantage of the ST pipeline compared with the synchronous counterpart.

Анализ сбоеустойчивости самосинхронного конвейера

Соколов И.А., Степченков Ю.А., Дьяченко Ю.Г., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Анализ сбоеустойчивости самосинхронного конвейера // Системы и средства информатики, 2022. Т. 32. № 4. 11 С. // принято к печати

Индексируется в РИНЦ, ВАК, RSCI.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Практические самосинхронные (СС) схемы реализуются в виде конвейера, аналогично синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья анализирует устойчивость СС-конвейера к однократным логическим сбоям с учетом его аппаратурной избыточности и в предположении, что логический сбой поражает только одну логическую ячейку схемы. За счет своей двухфазной дисциплины работы и обязательной индикации успешного завершения переключения в каждую фазу СС-схемы способны обнаружить логический сбой и приостановить функционирование схемы до его исчезновения. Сбоеустойчивый гистерезисный триггер в составе разряда регистра ступени конвейера обеспечивает иммунность регистра к любому логическому сбою в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в 2,7 раза повысить устойчивость СС-регистра к внутренним логическим сбоям. В целом СС-конвейер оказывается в 2,5 – 9,4 раза устойчивее к однократным логическим сбоям, чем его синхронный аналог.

Abstract: Practical self-timed (ST) circuits are implemented as pipelines, similar to synchronous circuits. ST circuits have some advantages compared to synchronous counterparts but are redundant in hardware. The article analyzes the stability of the ST pipeline to single soft errors, taking into account its hardware redundancy and assuming that each soft error affects only one circuit’s logical cell. Due to their two-phase work discipline and the mandatory indication of the successful completion of the switching in each phase, the ST circuits can detect a soft error and suspend the operation of the circuit until it disappears. A failure-tolerant hysteretic trigger as part of the pipeline stage register’s bit ensures that the register is immune to any soft error in the pipeline stage’s combinational part. The DICE-like implementation of this trigger increases the ST register tolerance to internal soft errors by a factor of 2.7. The ST pipeline is generally 2.5 – 6.8 times more immune to single soft errors than its synchronous counterpart.

Варианты самосинхронных регистров сдвига

Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Варианты самосинхронных регистров сдвига // Системы и средства информатики, 2022. Т. 32. № 3. 11 С. /принято в печать

Индексируется в РИНЦ, ВАК, RSCI.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: В работе затрагиваются проблемы проектирования и использования самосинхронных (СС) регистров сдвига (РС). СС-схемы имеют свою специфику: двухфазную дисциплину работы, избыточное кодирование информации и т.д. За счет этого они обладают рядом преимуществ в сравнении с синхронными аналогами: независимость поведения от задержек элементов, обнаружение любых константных неисправностей и др. Статья рассматривает варианты реализации СС-регистра с различными опциями, включая установку спейсера, предустановку заданного значения в каждом разряде РС. Предлагаемые варианты обладают разной функциональностью, сложностью и быстродействием. РС на основе RS-триггеров обладают минимальными аппаратурными затратами. РС на основе гистерезисных триггеров характеризуются лучшим быстродействием. Статья анализирует их характеристики и обосновывает рекомендации по их использованию в качестве последовательно-параллельного или параллельно-последовательного порта, FIFO.

Abstract: The paper discusses the problems of designing and using self-timed (ST) shift registers. ST circuits have their specifics: two-phase work discipline, redundant information coding, etc. Due to this, they have some advantages compared with synchronous counterparts: independence of behavior from cell delays, detection of any stuck faults, etc. The article considers implementation options for the ST shift register with various options, including setting to a spacer and presetting a fixed value in each bit of the shift register. The proposed options have different functionality, complexity, and performance. Shift registers based on RS-flip-flops have minimal hardware costs, while shift registers based on hysteretic triggers have better performance. The article analyzes shift register’s characteristics and substantiates recommendations for their use as a serial-to-parallel port, parallel-to-serial port, or FIFO.

Approximate Evaluation of the Efficiency of Synchronous and Self-Timed Methodologies in Problems of Designing Failure-Tolerant Computing and Control Systems

Sokolov I.A., Stepchenkov Yu.A., Rogdestvenski Yu.V., Diachenko Yu.G. Approximate Evaluation of the Efficiency of Synchronous and Self-Timed Methodologies in Problems of Designing Failure-Tolerant Computing and Control Systems // Automation and Remote Control, 2022, Vol. 83, Iss. 2, P. 264-173.

DOI: https://doi.org/10.1134/S0005117922020084. Indexed in WoS, Scopus(Q2). URL: https://link.springer.com/article/10.1134/S0005117922020084.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Abstract: The paper deals with a comparative analysis of the efficiency of using synchronous and self-timed (ST) methodologies in the design of failure-tolerant computing and control systems based on complementary metal–oxide–semiconductor (CMOS) technology. The issues of failure tolerance of technical control means are considered in detail using examples of digital circuits of various types. A significant increase (by a factor of 1.2–1.8) in the time of failure-free operation of ST circuits in comparison with synchronous counterparts is confirmed. The most significant features of ST circuitry, which provide an increase in the failure tolerance of ST systems, are highlighted. Circuitry methods are proposed for increasing the failure tolerance of ST control systems, increasing the time of failure-free operation of combinational ST circuits up to 4.0 times and sequential ST circuits up to 7.1 times.

Приближенная оценка эффективности синхронной и самосинхронной методологий в задачах проектирования сбоеустойчивых вычислительно-управляющих систем

Соколов И.А., Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г. Приближенная оценка эффективности синхронной и самосинхронной методологий в задачах проектирования сбоеустойчивых вычислительно-управляющих систем // Автоматика и Телемеханика, 2022, №2, С. 122-132.

DOI: 10.31857/S0005231022020088. Indexed in WoS, Scopus(Q2). URL: Ссылка на первую страницу

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Library reference: Sokolov I.A., Stepchenkov Yu.A., Rogdestvenski Yu.V., Diachenko Yu.G. Approximate evaluation of the effectiveness of synchronous and self-timed methodologies in designing failure-tolerant computational and control systems // Automation and Remote Control, 2022, Iss. 2, P. 122-132.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Аннотация: Данная статья посвящена сравнительному анализу эффективности использования синхронной и самосинхронной (СС) методологий при проектировании сбоеустойчивых вычислительно-управляющих систем в базисе комплементарной металл-диэлектрик-полупроводник (КМДП) технологии. Подробно рассматриваются вопросы сбоеустойчивости технических средств управления на примерах цифровых схем различного типа. Подтверждено значительное увеличение времени бессбойной работы (в 1,2 – 1,8 раза) СС-схем в сравнении с синхронными аналогами. Выделены наиболее существенные особенности СС-схемотехники, обеспечивающие повышение сбоеустойчивости СС-систем. Предложены схемотехнические методы повышения сбоеустойчивости СС-систем управления, увеличивающие время бессбойной работы комбинационных СС-схем до 4,0 раз и последовательностных СС-схем до 7,1 раз.

Abstract: The paper deals with a comparative analysis of the efficiency of using synchronous and self-timed (ST) methodologies in the design of failure-tolerant computing and control systems based on complementary metal–oxide–semiconductor (CMOS) technology. The issues of failure tolerance of technical control means are considered in detail using examples of digital circuits of various types. A significant increase (by a factor of 1.2–1.8) in the time of failure-free operation of ST circuits in comparison with synchronous counterparts is confirmed. The most significant features of ST circuitry, which provide an increase in the failure tolerance of ST systems, are highlighted. Circuitry methods are proposed for increasing the failure tolerance of ST control systems, increasing the time of failure-free operation of combinational ST circuits up to 4.0 times and sequential ST circuits up to 7.1 times.

Cамосинхронный троичный сумматор с повышенной сбоеустойчивостью

Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю., Рождественскене А.В. Cамосинхронный троичный сумматор повышенной сбоеустойчивостью // М.: Известия вузов, Материалы электронной техники» 11 с. (принята к публикации).

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Самосинхронные (СС) схемы обладают рядом преимуществ в сравнении с их синхронными аналогами: корректной работой при любых условиях эксплуатации, отсутствием «дерева» глобальной синхронизации, способностью к обнаружению любой константной неисправности и большей устойчивостью к кратковременным логическим сбоям, – благодаря СС-кодированию информационных сигналов, двухфазной дисциплине функционирования и запрос-ответному взаимодействию частей СС-схемы. Естественная сбоеустойчивость СС-схем может быть дополнительно повышена с помощью специальных схемотехнических приемов. Статья предлагает схемотехнический способ повышения помехоустойчивости одноразрядного троичного СС-сумматора за счет небольшого усложнения индикаторной подсхемы троичного СС-сумматора. Приведены оценки устойчивости вариантов троичных СС-сумматора и умножителя к кратковременным одиночным логическим сбоям. Показано, что увеличение на 28% аппаратных затрат троичного СС-сумматора обеспечивает увеличение времени бессбойной работы в 4,7 раз как его, так и умножителя на его основе в присутствии источников кратковременных однократных логических сбоев.

Abstact: Self-timed (ST) circuits have some advantages compared to their synchronous counterparts. They operate correctly at any application conditions and detect any constant fault. They do not contain a global synchronization tree. Besides, ST circuits are more short-term soft error tolerant. These features are able due to ST coding of information signals, two-phase operation discipline, and request-acknowledge interaction of ST circuit’s parts. The natural soft error tolerance can be further increased by the special circuitry techniques. The paper proposes the new circuitry method for increasing ST ternary adder’s tolerance to the soft errors due to some complication of its indication subcircuit. The classical ST indication detects a single spacer state of the information ST signal both in dual-rail and ternary cases. It assumes that the remaining states are only allowed working states and invalid states never appear. However, a soft error can cause invalid state that is illegal in normal conditions. The article presents soft error tolerance estimates for the original and some improved adder circuits. It also shows that complication of a one-bit adder’s indication leading to 28% increase in its hardware costs ensures rising of its failure-free operation time by 4.7 times if appeared soft errors are incompatible. ST multiplier based on suggested ST ternary adder demonstrates the same improvement of the soft error tolerance feature.

Сбоеустойчивость: сравнение дублирования и троирования СС и синхронных схем

Зацаринный А.А., Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В. Сбоеустойчивость: сравнение дублирования и троирования СС и синхронных схем // М.: Известия вузов, Материалы электронной техники» №4. 7 с. (принята к публикации)

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Базис реализации сбоеустойчивых электронных схем

И.А. Соколов, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, А.Н. Каменских. Базис реализации сбоеустойчивых электронных схем // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 15, № 4, 2021 – С. 65-71.

DOI: 10.14357/19922264210409. Indexed in Scopus(Q3).

Library reference: Sokolov I.A., Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V., Kamenskih A.N. Failure tolerant electronic circuit implementation basis  // Informatics and applications, – M: TORUS PRESS, Vol. 15, Iss. 4, 2021 – P. 65-71.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Исследуется устойчивость самосинхронных (СС) и синхронных схем к логическим сбоям (ЛС), которые могут вызвать нарушения режима работы системы управления сложным техническим устройством. Предлагается использование сбоеустойчивого СС-кодирования, рассматривающего анти-
спейсерное состояние как второе состояние спейсера, что позволяет повысить уровень сбоеустойчивости СС-схем. Количественные оценки в первом приближении показывают явное (в 2,0–4,7 раза) преимущество СС-схемы в сравнении с синхронным аналогом по уровню сбоеустойчивости. Использование модифицированного С-элемента Маллера для реализации разряда регистра ступени конвейера увеличивает это преимущество до уровня 2,2–5,4 раза. Благодаря этому СС-схемы становятся предпочтительным базисом для реализации сбоеустойчивых электронных схем для систем управления сложными техническими устройствами.

Abstract: The article presents the research of self-timed and synchronous circuits in terms of resilience to soft errors which can cause disruptions in the control system’s operation of complex technical device. The use of a fail-resilient self-timed code is proposed, which considers the antispacer state as the second spacer state. This approach increases the self-timed circuit’s failure resilience level. In the first approximation, quantitative estimates show that the self-timed pipeline has a better failure resilience than the synchronous counterparts by 2.0–4.7 times. The use ofmodifiedC-element to implement the pipeline register bit increases this advantage to 2.2–5.4 times. Due to this, self-timed circuits are the preferred basis of failure resilient control systems implementation for complex technical equipment.

Self-timed look up table for ULAs and FPGAs

Tyurin S. F., Skornyakova A. Yu., Stepchenkov Y. A., Diachenko Y. G. Self-timed look up table for ULAs and FPGAs // Radio Electronics, Computer Science, Control, 2021. No 1, P. 36-45.

DOI: 10.15588/1607-3274-2021-1-4 . (Indexed in WoS).

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Abstract: Context. Self-Timed Circuits, proposed by D. Muller on the rise of the digital era, continues to excite researchers’ minds. These circuits started with the task of improving performance by taking into account real delays. Then Self-Timed Circuits have moved into the field of green computing. At last, they are currently positioned mainly in the field of fault tolerance. There is much redundancy in Self-Timed Circuits. It is believed that Self-Timed Circuits approaches will be in demand in the nano-circuitry when a synchronous approach becomes impossible. Strictly Self-Timed Circuits check transition process completion for each gate’s output. For this, they use so-called D. Muller elements (C-elements, hysteresis flip-flops, G-flip-flops). Usually, Self-Timed Circuits are designed on Uncommitted Logic Array. Now an extensive base of Uncommitted Logic Array Self-Timed gates exists. It is believed that Self-Timed Circuits are not compatible with FPGA technology. However, attempts to create self-timed FPGAs do not stop. The article proposes a Self-Timed Lookup Table for the Self-Timed Uncommitted Logic Array and the Self-Timed FPGA, carried out either by constants or utilizing additional memory cells. Authors proposed 1,2 – Self-Timed Lookup Table and described simulation results.
Objective. The work’s goal is the analysis and design of the Strictly Self-Timed universal logic element based on Uncommitted Logic Array cells and pass-transistors circuits.
Methods. Analysis and synthesis of the Strictly Self-Timed circuits with Boolean algebra. Simulation of the proposed element in the CAD “ARC”, TRANAL program, system NI Multisim by National Instruments Electronics Workbench Group, and layout design by Microwind. The reliability theory and reliability calculations in PTC Mathcad.
Results. Authors designed, analyzed, and proved the Self-Timed Lookup Table’s workability for the Uncommitted Logic Arrays and FPGAs. Layouts of the novel logic gates are ready for manufacturing.
Conclusions. The conducted studies allow us to use proposed circuits in perspective digital devices.

Аннотация: Актуальность. Самосинхронные схемы, предложенные Д. Маллером на заре цифровой эры, продолжают волновать умы исследователей. Эти схемы стартовали с задач повышения производительности с учетом реальных задержек. Затем самосинхронные схемы перешли в область «зеленых» вычислений и, наконец, в настоящее время позиционируются в основном в области отказоустойчивости. В самосинхронных схемах много избыточности. Считается, что подходы самосинхронных схем будут востребованы в нано-схемотехнике, когда синхронный подход становится невозможным. Строго самосинхронные схемы анализируют окончание переходного процесса на выходах каждого вентиля, используя так называемые элементы Маллера (C-элементы, гистерезисные триггеры, G-триггеры). Обычно самосинхронные схемы разрабатываются для базовых матричных кристаллов. Имеется обширная база самосинхронных схем базовых матричных кристаллов. Считается, что самосинхронные схемы не совместимы с технологией FPGA. Но попытки создания самосинхронных ПЛИС не прекращаются. В статье предлагается строго самосинхронный генератор функций для самосинхронных схем базовых матричных кристаллов и самосинхронных FPGA, конфигурирование которых осуществляется либо константами, либо с помощью дополнительных ячеек памяти. Авторы предложили 1,2 – LUT-самосинхронный и описали результаты моделирования.
Цель. Целью данной работы является анализ и проектирование строго самосинхронного универсального логического элемента LUT, основанного на элементах БМК и на схемах из передающих транзисторов.
Методы. Анализ и синтез строго самосинхронных схем с помощью булевой алгебры. Моделирование предложенного элемента в САПР «Ковчег», программе TRANAL, системах NI Multisim от National Instruments Electronics Workbench Group и топологического проектирования Microwind. Теория надежности и соответствующие расчеты в СКА Mathcad.
Результаты. Авторы разработали, проанализировали и доказали работоспособность самосинхронных генераторов функций для базовых матричных кристаллов и для ПЛИС. Топологии новых логических элементов готовы к изготовлению.
Выводы. Проведенные исследования позволяют использовать предложенные схемы в перспективных цифровых устройствах.


Повышение сбоеустойчивости самосинхронных схем

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Повышение сбоеустойчивости самосинхронных схем // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 14, № 4, 2020 – С. 63-68.

DOI: 10.14357/1DOI: 10.14357/19922264200409.  Indexed in Scopus (Q3). URL: http://www.ipiran.ru/journal/issues/2020_14_04/Vol14_Issue4.pdf.

Аннотация: Анализируется проблема устойчивости самосинхронных (СС) схем, изготовленных по технологии комплементарный металл–диэлектрик–полупроводник (КМДП), к кратковременным логическим сбоям (ЛС), генерируемым внешними воздействиями: ядерными частицами, космическими лучами, электромагнитными наводками. Практические СС-схемы реализуются в виде конвейера с запрос-ответным взаимодействием между его ступенями и двухфазной дисциплиной работы с чередованием рабочей фазы и спейсера.Комбинационная часть ступени конвейера использует парафазное со спейсером кодирование информационных сигналов. Индикаторная подсхема ступени конвейера подтверждает окончание переключения всех элементов ступени, возбужденных в текущей фазе работы, и формирует сигналы управления запрос-ответным взаимодействием ступеней конвейера. Рассмотрены физические причины появления ЛС и проанализированы типы сбоев, возможных в КМДП-СС-схемах с проектными нормами 65 нм и ниже. Сравниваются характеристики сбоеустойчивости разных вариантов СС-регистров хранения. Предлагаются схемотехнические и топологические методы повышения сбоеустойчивости СС-конвейера. Даются оценки сбоеустойчивости СС-конвейера в зависимости от места появления ЛС.

Abstract: The paper considers a tolerance of self-timed (ST) circuits fabricated with complementary metal–oxide–semiconductor (CMOS) process to short-term soft errors generated by external causes, namely, nuclear particles, cosmic rays, electromagnetic pulses, and noises. Pipeline implementation is usual for practical ST-circuits. Its control bases on handshake between pipeline stages and two-phase operation discipline with a sequence of the working phase and spacer one. Combinational part of the pipeline stage uses dual-rail information signal coding with a spacer. The pipeline stage indication part acknowledges a switching completion of all stage cells, fired at the current operation phase, and generates handshake signals in ST-pipeline stages control. The paper discusses the physical causes of the short-term soft errors. It analyzes soft error types that may appear in CMOS ST-circuits fabricated with 65-nanometer and below standard bulk process. The tolerance level of the proposed soft error hardened ST-register bits is discussed and compared. The paper suggests circuitry and layout techniques improving ST-pipeline soft error tolerance and estimates soft error immunity level for all pipeline parts depending on soft error location.