Самосинхронная парадигма проектирования высоконадежных управляющих систем

Соколов И.А., Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г. Приближенная оценка эффективности синхронной и самосинхронной методологий в задачах проектирования сбоеустойчивых вычислительно- управляющих систем // Автоматика и Телемеханика, 2021, №4, 15 с. (Принято к печати).

Indexed in WoS, Scopus(Q2).

Library reference: Sokolov I.A., Stepchenkov Yu.A., Rogdestvenski Yu.V., Diachenko Yu.G. Approximate evaluation of the effectiveness of synchronous and self-timed methodologies in designing failure-tolerant computational and control systems // Automation and Remote Control, 2021, Iss. 4, 15 P.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Аннотация: Данная статья посвящена сравнительному анализу эффективности использования синхронной и самосинхронной (СС) методологий при проектировании сбоеустойчивых вычислительно-управляющих систем в базисе комплементарной металл-диэлектрик-полупроводник (КМДП) технологии. Подробно рассматриваются вопросы сбоеустойчивости технических средств управления на примерах цифровых схем различного типа. Подтверждено значительное увеличение времени бессбойной работы (в 1,2 – 1,8 раза) СС-схем в сравнении с синхронными аналогами. Выделены наиболее существенные особенности СС-схемотехники, обеспечивающие повышение сбоеустойчивости СС-систем. Предложены схемотехнические методы повышения сбоеустойчивости СС-систем управления, увеличивающие время бессбойной работы комбинационных СС-схем до 4,0 раз и последовательностных СС-схем до 7,1 раз.

Abstract: This article is devoted to a comparative analysis of the effectiveness of using synchronous and self-timed (ST) methodologies in designing failure-tolerant computational and control systems based on the complementary metal-oxide-semiconductor (CMOS) process. The article considers the issues of control technical means’ failure tolerance in detail on the examples of digital circuits of various types. A significant increase in the time of failure-free operation (1.2 — 1.8 times) of ST-circuits was confirmed compared to synchronous counterparts. The most significant features of the ST circuitry are highlighted, which increase the ST system’s failure tolerance. Proposed circuitry methods increase the ST control system’s failure tolerance and improve the failure-free operation time up to 4.0 times in combinational ST circuits and up to 7.1 times in sequential ST circuits.

Базис реализации сбоеустойчивых электронных схем

И.А. Соколов, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, А.Н. Каменских. Базис реализации сбоеустойчивых электронных схем // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 15, № 4, 2021 – С. 65-71.

DOI: 10.14357/19922264210409. Indexed in Scopus(Q3).

Library reference: Sokolov I.A., Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V., Kamenskih A.N. Failure tolerant electronic circuit implementation basis  // Informatics and applications, – M: TORUS PRESS, Vol. 15, Iss. 4, 2021 – P. 65-71.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Исследуется устойчивость самосинхронных (СС) и синхронных схем к логическим сбоям (ЛС), которые могут вызвать нарушения режима работы системы управления сложным техническим устройством. Предлагается использование сбоеустойчивого СС-кодирования, рассматривающего анти-
спейсерное состояние как второе состояние спейсера, что позволяет повысить уровень сбоеустойчивости СС-схем. Количественные оценки в первом приближении показывают явное (в 2,0–4,7 раза) преимущество СС-схемы в сравнении с синхронным аналогом по уровню сбоеустойчивости. Использование модифицированного С-элемента Маллера для реализации разряда регистра ступени конвейера увеличивает это преимущество до уровня 2,2–5,4 раза. Благодаря этому СС-схемы становятся предпочтительным базисом для реализации сбоеустойчивых электронных схем для систем управления сложными техническими устройствами.

Abstract: The article presents the research of self-timed and synchronous circuits in terms of resilience to soft errors which can cause disruptions in the control system’s operation of complex technical device. The use of a fail-resilient self-timed code is proposed, which considers the antispacer state as the second spacer state. This approach increases the self-timed circuit’s failure resilience level. In the first approximation, quantitative estimates show that the self-timed pipeline has a better failure resilience than the synchronous counterparts by 2.0–4.7 times. The use ofmodifiedC-element to implement the pipeline register bit increases this advantage to 2.2–5.4 times. Due to this, self-timed circuits are the preferred basis of failure resilient control systems implementation for complex technical equipment.

Self-timed look up table for ULAs and FPGAs

Tyurin S. F., Skornyakova A. Yu., Stepchenkov Y. A., Diachenko Y. G. Self-timed look up table for ULAs and FPGAs // Radio Electronics, Computer Science, Control, 2021. No 1, P. 36-45.

DOI: 10.15588/1607-3274-2021-1-4 . (Indexed in WoS).

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Abstract: Context. Self-Timed Circuits, proposed by D. Muller on the rise of the digital era, continues to excite researchers’ minds. These circuits started with the task of improving performance by taking into account real delays. Then Self-Timed Circuits have moved into the field of green computing. At last, they are currently positioned mainly in the field of fault tolerance. There is much redundancy in Self-Timed Circuits. It is believed that Self-Timed Circuits approaches will be in demand in the nano-circuitry when a synchronous approach becomes impossible. Strictly Self-Timed Circuits check transition process completion for each gate’s output. For this, they use so-called D. Muller elements (C-elements, hysteresis flip-flops, G-flip-flops). Usually, Self-Timed Circuits are designed on Uncommitted Logic Array. Now an extensive base of Uncommitted Logic Array Self-Timed gates exists. It is believed that Self-Timed Circuits are not compatible with FPGA technology. However, attempts to create self-timed FPGAs do not stop. The article proposes a Self-Timed Lookup Table for the Self-Timed Uncommitted Logic Array and the Self-Timed FPGA, carried out either by constants or utilizing additional memory cells. Authors proposed 1,2 – Self-Timed Lookup Table and described simulation results.
Objective. The work’s goal is the analysis and design of the Strictly Self-Timed universal logic element based on Uncommitted Logic Array cells and pass-transistors circuits.
Methods. Analysis and synthesis of the Strictly Self-Timed circuits with Boolean algebra. Simulation of the proposed element in the CAD “ARC”, TRANAL program, system NI Multisim by National Instruments Electronics Workbench Group, and layout design by Microwind. The reliability theory and reliability calculations in PTC Mathcad.
Results. Authors designed, analyzed, and proved the Self-Timed Lookup Table’s workability for the Uncommitted Logic Arrays and FPGAs. Layouts of the novel logic gates are ready for manufacturing.
Conclusions. The conducted studies allow us to use proposed circuits in perspective digital devices.

Аннотация: Актуальность. Самосинхронные схемы, предложенные Д. Маллером на заре цифровой эры, продолжают волновать умы исследователей. Эти схемы стартовали с задач повышения производительности с учетом реальных задержек. Затем самосинхронные схемы перешли в область «зеленых» вычислений и, наконец, в настоящее время позиционируются в основном в области отказоустойчивости. В самосинхронных схемах много избыточности. Считается, что подходы самосинхронных схем будут востребованы в нано-схемотехнике, когда синхронный подход становится невозможным. Строго самосинхронные схемы анализируют окончание переходного процесса на выходах каждого вентиля, используя так называемые элементы Маллера (C-элементы, гистерезисные триггеры, G-триггеры). Обычно самосинхронные схемы разрабатываются для базовых матричных кристаллов. Имеется обширная база самосинхронных схем базовых матричных кристаллов. Считается, что самосинхронные схемы не совместимы с технологией FPGA. Но попытки создания самосинхронных ПЛИС не прекращаются. В статье предлагается строго самосинхронный генератор функций для самосинхронных схем базовых матричных кристаллов и самосинхронных FPGA, конфигурирование которых осуществляется либо константами, либо с помощью дополнительных ячеек памяти. Авторы предложили 1,2 – LUT-самосинхронный и описали результаты моделирования.
Цель. Целью данной работы является анализ и проектирование строго самосинхронного универсального логического элемента LUT, основанного на элементах БМК и на схемах из передающих транзисторов.
Методы. Анализ и синтез строго самосинхронных схем с помощью булевой алгебры. Моделирование предложенного элемента в САПР «Ковчег», программе TRANAL, системах NI Multisim от National Instruments Electronics Workbench Group и топологического проектирования Microwind. Теория надежности и соответствующие расчеты в СКА Mathcad.
Результаты. Авторы разработали, проанализировали и доказали работоспособность самосинхронных генераторов функций для базовых матричных кристаллов и для ПЛИС. Топологии новых логических элементов готовы к изготовлению.
Выводы. Проведенные исследования позволяют использовать предложенные схемы в перспективных цифровых устройствах.


Повышение сбоеустойчивости самосинхронных схем

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Повышение сбоеустойчивости самосинхронных схем // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 14, № 4, 2020 – С. 63-68.

DOI: 10.14357/1DOI: 10.14357/19922264200409.  Indexed in Scopus (Q3). URL: http://www.ipiran.ru/journal/issues/2020_14_04/Vol14_Issue4.pdf.

Аннотация: Анализируется проблема устойчивости самосинхронных (СС) схем, изготовленных по технологии комплементарный металл–диэлектрик–полупроводник (КМДП), к кратковременным логическим сбоям (ЛС), генерируемым внешними воздействиями: ядерными частицами, космическими лучами, электромагнитными наводками. Практические СС-схемы реализуются в виде конвейера с запрос-ответным взаимодействием между его ступенями и двухфазной дисциплиной работы с чередованием рабочей фазы и спейсера.Комбинационная часть ступени конвейера использует парафазное со спейсером кодирование информационных сигналов. Индикаторная подсхема ступени конвейера подтверждает окончание переключения всех элементов ступени, возбужденных в текущей фазе работы, и формирует сигналы управления запрос-ответным взаимодействием ступеней конвейера. Рассмотрены физические причины появления ЛС и проанализированы типы сбоев, возможных в КМДП-СС-схемах с проектными нормами 65 нм и ниже. Сравниваются характеристики сбоеустойчивости разных вариантов СС-регистров хранения. Предлагаются схемотехнические и топологические методы повышения сбоеустойчивости СС-конвейера. Даются оценки сбоеустойчивости СС-конвейера в зависимости от места появления ЛС.

Abstract: The paper considers a tolerance of self-timed (ST) circuits fabricated with complementary metal–oxide–semiconductor (CMOS) process to short-term soft errors generated by external causes, namely, nuclear particles, cosmic rays, electromagnetic pulses, and noises. Pipeline implementation is usual for practical ST-circuits. Its control bases on handshake between pipeline stages and two-phase operation discipline with a sequence of the working phase and spacer one. Combinational part of the pipeline stage uses dual-rail information signal coding with a spacer. The pipeline stage indication part acknowledges a switching completion of all stage cells, fired at the current operation phase, and generates handshake signals in ST-pipeline stages control. The paper discusses the physical causes of the short-term soft errors. It analyzes soft error types that may appear in CMOS ST-circuits fabricated with 65-nanometer and below standard bulk process. The tolerance level of the proposed soft error hardened ST-register bits is discussed and compared. The paper suggests circuitry and layout techniques improving ST-pipeline soft error tolerance and estimates soft error immunity level for all pipeline parts depending on soft error location.

Синтез самосинхронных схем в базисе БМК

Плеханов Л. П., Денисов А. Н., Дьяченко Ю. Г., Степченков Ю. А., Мамонов Д. И., Степченков Д. Ю. Синтез самосинхронных схем в базисе БМК // Наноиндустрия, 2020. № S96-2. С. 460-470.

DOI: 10.22184/1993-8578.2020.13.3s.460.470. Индексируется в РИНЦ.
ISSN: 1993-8578, eISSN: 2687-0282, Elibrary
Публикация по материалам данного доклада все материалы там:

Аннотация: Данный доклад посвящен разработке средств автоматизированного синтеза самосинхронных (CC) схем. Рассматриваются особенности реализации СС-схем. Предложен маршрут проектирования цифровых СС СБИС. Описана интеграция разрабатываемых средств в стандартную САПР синхронных СБИС («Ковчег»), обеспечивающая эффективное проектирование действительно СС-схем.

Abstract: This report is devoted to the development of software for automated synthesis of the self-timed (ST) circuits. Peculiarities of the ST circuit implementation have been discussed, and digital ST VLSI design flow has been offered. Besides, the report highlights an integration of the suggested tools into standard synchronous VLSI CAD (“Kovcheg”), which provides the effective design of real ST circuits.

Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части // Системы и средства информатики, 2020. Т. 30. № 3. С. 49-55.

DOI: 10.14357/08696527200305. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Оценивается вероятность повреждения данных в самосинхрон- ных (СС) схемах, изготовленных по КМДП-технологии с проектными нормами 65 нм и ниже, из-за кратковременных логических сбоев (ЛС) в комбинационной части ступени СС-конвейера, вызванных внешними и внутренними факторами. Выявлены ситуации, способные привести к порче данных в конвейере из-за ЛС. Определен уровень естественной защищенности СС-кон- вейера от ЛС в его комбинационной части благодаря свойствам СС-схем (84,4% в наихудшем случае). Предложенные приемы топологического синтеза повышают сбоеустойчивость СС-конвейера до 85,6% от всех ЛС. Индикация состояния парафазного сигнала, инверсного по отношению к его спейсеру, как спейсера обеспечивает иммунность СС-конвейера к 98,6% одиночных ЛС за счет увеличения его аппаратных затрат всего на 1%.

Abstract: The paper estimates the data corruption probability in self-timed circuits manufactured by a standard 65-nanometer and below CMOS process because of short-term soft errors that occurred in the pipeline combinational part. Soft errors appear as a result of the external causes and internal noise sources. The paper analyzes events able to lead to data corruption in the pipeline due to soft errors. In the worth case, self-timed pipeline is naturally immune to 84.4% soft errors in its combinational part due to self-timed circuit features.
Proposed layout synthesis techniques increase soft error tolerance of the pipeline up to 85.6%. Indication of the state of the paraphase signal, inversed to its spacer, as spacer provides self-timed pipeline immunity to 98.6% of single soft errors at the expanse of pipeline hardware complexity by less than 1 %.

Устойчивость самосинхронных комбинационных схем к кратковременным логическим сбоям

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Устойчивость самосинхронных комбинационных схем к кратковременным логическим сбоям // Системы и средства информатики, 2020. Т. 30. № 2. С. 4-10.

DOI:10.14357/08696527200201. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Рассматривается вопрос устойчивости самосинхронных (СС) комбинационных схем, изготовленных по технологии комплементарный металл — диэлектрик — полупроводник (КМДП), к кратковременным логическим сбоям (ЛС), вызываемым внешними причинами или внутренними помехами, не приводящими к разрушению полупроводниковых структур. Обсуждаются последствия воздействия физических причин, приводящих к ЛС в микросхеме, изготовленной по КМДП-технологии с проектными нормами 65 нм и ниже. Введена классификация ЛС в СС комбинационных КМДП-схемах в зависимости от времени их появления и типа сбоя. Самосинхронные схемы имеют более высокую степень устойчивости к кратковременным ЛС, чем их синхронные аналоги, благодаря двухфазной дисциплине работы, запрос- ответному взаимодействию и парафазному кодированию информационных сигналов. Предложены схемотехнические и топологические методы, обеспечивающие снижение чувствительности СС комбинационных КМДП-схем к логическим сбоям за счет гарантированного отсутствия биполярного влияния источника ЛС на элементы, формирующие парафазные сигналы, и на их трассы в топологи схемы.

Abstract: The paper considers self-timed (ST) complementary metal-oxide- semiconductor (CMOS) combinational circuit tolerance to short-term soft errors caused by the external sources or internal noises that do not lead to semiconductor structure destruction. The paper discusses the consequences of physical causes impact, leading to soft errors in a chip manufactured by the 65-nanometer and below CMOS process. It introduces soft error classification in CMOS ST combinational circuits depending on their appearance time and the type of failure. Self-timed circuits have a higher degree of resistance to short-term soft errors than their synchronous counterparts due to the two-phase operation discipline, request-acknowledge interaction, and dual-rail information signal coding. The paper proposes circuitry and layout methods ensuring the lowering of CMOS ST combinational circuit sensitivity to soft errors due to the guaranteed absence of the bipolar influence of the soft error source on the cells forming dual-rail signals and on their wires in the circuit layout.

Универсальный функциональный метод анализа больших самосинхронных схем

Плеханов Л.П., Захаров В.Н. Универсальный функциональный метод анализа больших самосинхронных схем // Системы и средства информатики, 2020. Т. 30. № 2. С. 11-20.

DOI: 10.14357/08696527200202. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Одна из главных задач создания самосинхронных (CC) электронных схем- анализ их самосинхронности. Известные событийные методы не обеспечивают полного анализа СС-схем реальной сложности из-за чрезмерного объема вычислений. В рамках функционального подхода предложен универсальный метод, основанный на автоматическом разделении схемы на минимальные СС-ячейки. Метод позволяет радикально уменьшить необходимые вычисления и анализировать самосинхронность схем любого размера.

Abstract: One of the main tasks of creating self-timed circuits is to analyze their self-synchronicity. Known event-based methods do not provide a complete analysis of self-timed circuits of real complexity due to the excessive amount of calculations. Within the framework of the functional approach, a universal method based on the automatic division of the scheme into minimal self-timed cells is proposed. The method allows one to radically reduce the necessary calculations and analyze self-timed circuits of any size.

Improvement of the Natural Self-Timed Circuit Tolerance to Short-Term Soft Errors

Yuri Afanasyevich Stepchenkov, Anton Nikolaevich Kamenskih, Yuri Georgievich Diachenko, Yuri Vladimirovich Rogdestvenski, Denis Yuryevich Diachenko. Improvement of the Natural Self-Timed Circuit Tolerance to Short-Term Soft Errors / Advances in Science, Technology and Engineering Systems Journal Vol. 5, No. 2, 44-56 (2020).

DOI: 10.25046/aj050206

Abstract: The paper discusses the features of the implementation and functioning of digital self-timed circuits. They have a naturally high tolerance to short-term single soft errors caused by various factors, such as nuclear particles, radiation, and others. Combinational self-timed circuits using dual-rail coding of signals are naturally immune to 91% of typical soft errors classified in the paper. The remaining critical soft errors are related to the state of the dual-rail signal, opposite to the spacer and forbidden in traditional dual-rail coding of signals. Paper proposes to consider this state as the second spacer and to indicate it as a spacer to increase the self-timed circuit tolerance to soft errors. Together with an improved indication of the self-timed pipeline, this provides masking of 100% of the considered typical soft errors in combinational self-timed circuits. Due to internal feedback, self-timed latches and flip-flops are less protected from soft errors, as are synchronous memory cells. But thanks to their indication and the input and output signals generation discipline, they are also immune to 89% of typical soft errors. Usage of the self-timed latches and flip-flops with dual-rail coding of information outputs increases the tolerance of self-timed latches and flip-flops to soft errors by 2%. Application of the DICE-like approach to circuitry and layout design of sequential self-timed circuits provide an increase in their tolerance to the single soft errors up to the level of 100%.

Оптимизация индикации многоразрядных самосинхронных схем

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Оптимизация индикации многоразрядных самосинхронных схем //  Системы и средства информатики, 2019. Т. 29. № 4. С. 14-27.

DOI: 10.14357/08696527190402. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Индикаторная подсхема в самосинхронных (СС) схемах обеспечивает контроль окончания переключения всех элементов в текущую фазу и управление взаимодействием функциональных блоков. С увеличением разрядности СС-схемы растет и вклад индикаторной подсхемы в задержку переключения схемы. В статье рассматриваются вопросы оптимизации индикаторной подсхемы и организации СС-конвейера для обеспечения более высокого быстродействия всей схемы. Для реализации разряда регистров хранения промежуточных данных в ступенях конвейера предлагается использовать вместо обычного СС-К8-трпггера гистерезисный триггер, имеющий меньшую сложность и обеспечивающий хранение как рабочего, так и спей- серного состояния парафазных данных. Дисциплина управления фазами ступеней конвейера с помощью общих индикаторных выходов соседних ступеней конвейера заменяется принципом поразрядной индикации и управления фазами, использующей параллельность вычислений в многоразрядных СС-схемах. Предлагаемые решения обеспечивают существенное повышение быстродействия СС-схем за счет незначительного усложнения индикаторной подсхемы.

Abstract: Indication subcircuit in self-timed (ST) circuits provides both control of the completion of switching all their cells to the current phase and control of their functional blocks interaction. An increase of the ST-circuit capacity leads to rising contribution of the indication subcircuit to the circuit’s transient delay. The paper discusses the optimization of the indication subcircuit and the organization of the ST-pipeline intended for improving performance of the whole circuit. Register bit for storing intermediate data in the pipeline stages is implemented on the basis of hysteretic trigger instead of traditional RS-trigger.
Such register bit has less complexity and provides storing both the work and the spacer states of a dual-rail data. Discipline of the pipeline stage phase control by means of total indication outputs of the adjacent pipeline stages is replaced with bit-wise indication and bit-wise control principle, which utilizes the parallelism of the calculations in the multibit ST-circuits. Proposed solutions essentially improve ST-circuits performance due to a slight complication of the indication subcircuit.