Аппаратная реализация алгоритмов цифровой обработки сигналов в рекуррентном потоковом процессоре на ПЛИС

Ю. А. Степченков, Н. В. Морозов, Ю. Г. Дьяченко, Д. В. Хилько, Д. Ю. Степченков, Ю. И. Шикунов. Аппаратная реализация алгоритмов цифровой обработки сигналов в рекуррентном потоковом процессоре на ПЛИС // М.: Известия вузов. Электроника / Proceeding of Universities. Electronics 2022 27(3) – C. 356-366.

DOI: 10.24151/1561-5405-2022-27-3-356-366. Индексируется в ядре РИНЦ, ВАК, RSCI.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Статья описывает результаты верификации аппаратной реализации архитектуры гибридного рекуррентного сигнального процессора (ГРСП), представленной аппаратной моделью уровня регистровых передач. Макетный образец реализован на отладочной плате с программируемой логической интегральной схемой Intel Arria10. ГРСП включает фон-неймановский процессор в качестве управляющего уровня и потоковое рекуррентное обрабатывающее устройство с четырьмя вычислительными ядрами в качестве операционного уровня. Тестирование ГРСП на типовом приложении цифровой обработки данных – распознавателе изолированных слов (РИС) – на отладочной плате подтвердило ее битэкзектность имитационной модели и исходной С++ модели РИС. Верификация аппаратной реализации ГРСП на синтетических тестах показала, что ее производительность в среднем на 5% превышает производительность цифрового сигнального процессора TMSC55x фирмы Texas Instruments. Статья представляет результат оптимизации аппаратной поддержки быстрого преобразования Фурье, которая ускоряет его расчет, существенно уменьшает размер капсулы, сокращает требуемые аппаратные ресурсы и упрощает его масштабирование.

Оптимизация аппаратной поддержки быстрого преобразования Фурье в рекуррентном сигнальном процессоре

Хилько Д.В., Степченков Ю.А., Шикунов Ю.И., Дьяченко Ю.Г., Орлов Г.А. Оптимизация аппаратной поддержки быстрого преобразования Фурье в рекуррентном сигнальном процессоре // Системы и средства информатики, 2021. Т. 31. № 4. С. 71-83.

DOI: 10.14357/08696527210407. Индексируется в РИНЦ, ВАК, RSCI. URL: http://www.ipiran.ru/journal/collected/2021_31_04_rus/Vol31_Issue4_2021.pdf

Library reference: Khilko D.V., Stepchenkov Yu.A., Shikunov Yu.I., Diachenko Yu.G., Orlov G.A. Fast Fourier Transform hardware support optimization in recurrent signal processor // Systems and means of informatics, 2021. Vol. 31. Iss. 4, P. 71-83.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Аннотация: Рассматривается поддержка быстрого преобразования Фурье (БПФ, англ. FFT — fast Fourier transform) в гибридной архитектуре рекуррентного обработчика сигналов (ГАРОС). Приводится анализ существующей реализации. Выявляются недостатки и их последствия. Предлагается оптимизированное решение, направленное на упрощение масштабирования как архитектуры, так и числа отсчетов БПФ.

Abstract: The paper covers the fast Fourier transform (FFT) support in the hybrid recurrent signal processor architecture. An analysis of the existing implementation is presented. Disadvantages and their ramifications are identified. An optimized solution is proposed to ease the scaling of both the architecture and the number of FFT samples.

Аппаратная реализация рекуррентного обработчика сигналов

Степченков Ю.А., Морозов Н.В., Дьяченко Ю.Г., Хилько Д.В. Аппаратная реализация рекуррентного обработчика сигналов // Системы и средства информатики, 2021. Т. 31. № 3. С. 113-122.

DOI: 10.14357/08696527210310. (Индексируется в РИНЦ, ВАК, RSCI). URL: http://www.ipiran.ru/journal/collected/2021_31_03_rus/Vol31_Issue3_2021.pdf.

Translation: Stepchenkov Yu.A., Morozov N.V., Diachenko Yu.G., Khilko D.V. Hardware Implementation of Recurrent Signal Processor // Systems and means of informatics, 2021. Vol. 33. Iss. 3, P. 113-122.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Аннотация: Представлены результаты аппаратной реализации гибридной многоядерной архитектуры рекуррентного сигнального процессора (ГМАРСП) в виде VHDL-модели уровня регистровых передач и ее апробации в виде макетного образца на отладочной плате с программируемой логической интегральной схемой (ПЛИС) Intel Arria10. Гибридная многоядерная архитектура рекуррентного сигнального процессора состоит из ведущего фон-неймановского процессора, реализующего управляющий уровень архитектуры, и потокового процессора с четырьмя вычислительными секциями на операционном уровне архитектуры. Аппаратная модель ГМАРСП представляет собой совокупность программной или аппаратной реализации управляющего процессора (УП) и VHDL-модели операционного уровня ГМАРСП. Программная реализация УП предоставляется системой Quartus автоматизированного проектирования цифровых СБИС на ПЛИС фирмы Intel. Аппаратную реализацию УП в виде двухъядерного процессора Cortex-A9 обеспечивает ПЛИС на отладочной плате.

Abstract: The paper presents the results of hybrid architecture of recurrent
multicore signal processor (HARMSP) hardware implementation as register
transfer level VHDL-model and its prototype approbation on a development
board with Intel Arria10 field-programmable gate array (FPGA). HARMSP
consists of von-Neumann master processor at control architecture level and
data-flow recurrent processor with four computing sections at operational level.
Hardware HARMSP model is a complex of software or hardware control
processor (CP) implementation and operational level VHDL-model. CAD
Quartus (Intel) provides the software CP implementation on FPGA, whereas
SoC FPGA on the development board contains the hardware CP implementation
as dual-core Cortex-A9 processor.

Развитие гибридной многоядерной рекуррентной архитектуры на ПЛИС

Степченков Ю. А., Морозов Н. В., Дьяченко Ю. Г., Хилько Д. В., Степченков Д. Ю. Развитие гибридной многоядерной рекуррентной архитектуры на ПЛИС // Системы и средства информатики, 2020. Т. 30. № 4. С. 95-101.

DOI:10.14357/08696527200409. Индексируется в РИНЦ, ВАК, RSCI. URL: http://www.ipiran.ru/journal/collected/2020_30_04_rus/Vol30_Issue4_2020.pdf.

Аннотация: Представлен результат модификации гибридной многоядерной архитектуры рекуррентного сигнального процессора (ГМАРСП) и ее апробации в виде макетного образца на отладочной плате нового поколения HAN Pilot Platform с программируемой логической интегральной схемой (ПЛИС) Intel Arria10 SoC 10AS066K3F40E2SGна основе VHDL (very high speed integrated circuits) модели уровня регистровых передач. Гибридная многоядерная архитектура рекуррентного сигнального процессора состоит из ведущего фон- неймановского процессора на управляющем уровне и потокового процессора с восемью вычислительными ядрами (ВЯ) на операционном уровне. Вычислительные ядра объединены капсульным распределителем, обеспечивающим развертывание алгоритмической капсулы в параллельно-последовательный поток команд, и работают с 32-разрядными данными. Аппаратная реализация двухъядерного процессора управляющего уровня Cortex-A9 обеспечила существенное повышение производительности всей ГМАРСП и увеличение точности обработки данных за счет использования 32-разрядных данных с фиксированной точкой. Апробация VHDL-модели модифицированной ГМАРСП на типовом приложении цифровой обработки данных — распознавателе изолированных слов (РИС) — показала ее высокую эффективность при работе в режиме реального времени.

Abstract: The paper presents the result of modification of the multicore hybrid architecture for recurrent signal processing (HARSP) and discusses its approbation as a prototype on the next-generation HAN Pilot Platform development board with FPGA (field-programmable gate array) Intel Arria10 SoC 10AS066K3F40E2SG on the basis of the register transfer level VHDL (very high speed integrated circuits) model. Hybrid architecture for recurrent signal processing contains the control level, implemented as von Neumann processor, and the operational level represented by the data-flow processor with eight computing cores. A capsule distributor combines all computing cores. It provides algorithmic capsule explication into a parallel-serial command flow and processes 32-bit data. Hardware implementation of the control level dual-core processor Cortex-A9 improved HARSP performance radically and increased data processing accuracy due to using 32-bit fixed-point operands. Modified HARSP VHDL-model approbation on a typical data processing application, namely, isolated word recognition, proved HARSP high efficiency in real-time mode operation.

Аппаратно-программное моделирование и тестирование рекуррентного операционного устройства

Д. В. Хилько, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. И. Шикунов, Н. В. Морозов. Аппаратно-программное моделирование и тестирование рекуррентного операционного устройства // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 25, № 4, 2015 – С. 78-90

DOI:10.14357/08696527150406

Аннотация: Рассматриваются основные проблемы моделирования и отладки операционного устройства, основанного на принципах нетрадиционной потоковой рекуррентной архитектуры. Приводится краткое описание методологии аппаратно-программного моделирования Hardware in the Loop, также рассматривается возможность ее применения для разработки рекуррентного операционного устройства (РОУ). Предложен подход и методика аппаратно-программного моделирования и тестирования устройства на основе новой архитектуры. Описываются разработанные программная и аппаратная модели устройства, средства моделирования и отладки, а также результат их интеграции в единую среду. Вводится понятие целевой платформы моделирования, названной GAROS IDE. Приводится описание ее основных компонент, функциональных возможностей и перспектив развития. Представлены результаты апробации платформы на одной из подзадач распознавания изолированных слов — алгоритме Rasta-фильтрации.

Инструменты для системной верификации рекуррентного обработчика сигналов

В. С. Петрухин, Д. Ю. Степченков, Н. В. Морозов, Ю. А. Степченков. Инструменты для системной верификации рекуррентного обработчика сигналов // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 24, № 2, 2014 – С. 55-66

DOI: 10.14357/08696527140204

Аннотация: Рассмотрена процедура выбора и разработки комплекса программных и аппаратных инструментов для проектирования и отладки нетрадиционного цифрового сигнального процессора на базе рекуррентно-динамической потоковой гибридной архитектуры — рекуррентного обработчика сигналов (РОС). Экспериментальный характер отрабатываемой архитектуры РОС и необходимость наличия отработанного управляющего процессора предопределили выбор в качестве элементной базы его реализации ПЛИС (программируемые логические интегральные схемы) семейства Cyclone V фирмы Альтера и, соответственно, среды разработки — Quartus II. Мощные инструменты верификации, входящие в состав этой среды, позволяют сократить время получения готового проекта и существенно уменьшить аппаратные затраты. На основе сравнительного анализа и установленных критериев определен состав и предложена оптимальная структура аппаратных инструментов отладки РОС, позволяющая существенно упростить процесс верификации и отладки РОС в реальном аппаратном окружении.

Теоретические аспекты разработки методологии программирования рекуррентной архитектуры

Д. В. Хилько, Ю. А. Степченков. Теоретические аспекты разработки методологии программирования рекуррентной архитектуры // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 23, № 2, 2013 – С. 133-153

DOI: 10.14357/08696527130210

Аннотация: Cтатья посвящена новой рекуррентно-потоковой парадигме вычислений и методологии решения и программирования задач в среде разрабатываемого вычислительного устройства, архитектура которого реализует идеи и принципы описываемой парадигмы. Рассмотрена реализация новой парадигмы в многоядерной потоковой рекуррентной архитектуре (МПРА). Доказана сходимость рекуррентной организации вычислительного процесса с использованием понятий и теорем теории рекурсивных функций. Описана проблема разработки программного обеспечения (ПО), способного функционировать в среде рекуррентной архитектуры. Предложена специализированная рекуррентно-потоковая методология программирования, охватывающая все этапы проектирования ПО. Продемонстрировано применение методологии для решения задачи распознавания изолированных слов (РИС) в среде новой архитектуры. Проведена также поэтапная реализация одного из алгоритмов данной задачи — полосовой фильтрации — в соответствии с временной структурой деятельности методологии.

Модель потоковой архитектуры на примере распознавателя слов

Д. В. Хилько, Ю. А. Степченков. Модель потоковой архитектуры на примере распознавателя слов устройства // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 22, № 2, 2012 – С. 48-57

Аннотация: Рассмотрена имитационная модель потоковой рекуррентной архитектуры (МПРА), реализуемой в виде сверхбольших интегральных схем (СБИС) на кристалле ПЛИС (программируемой логической интегральной схемы) фирмы Altera. Предлагаемая модель позволяет решать задачи отладки функциональных блоков архитектуры до их внедрения в аппаратуру и служит инструментом разработки и отладки программ. Описаны ключевые аспекты архитектуры, специализированного языка программирования и их отражение в модели.

Встроенные средства отладки рекуррентного операционного устройства

А. А. Прокофьев, Р. А. Зеленов, В. Н. Волчек. Встроенные средства отладки рекуррентного операционного устройства // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 22, № 2, 2012 – С. 38-47

Аннотация: Рассмотрены проблемы обеспечения наблюдаемости и управляемости внутренних состояний рекуррентного операционного устройства (РОУ). Рассмотрены вопросы внедрения средств, позволяющих разработчику максимально быстро обнаружить, локализовать и исправить ошибки в РОУ, предложены наиболее эффективные, учитывающие архитектурную новизну и специфику его организации решения.

Автоматизация отладки программ для рекуррентного операционного устройства

Р. А. Зеленов, А. А. Прокофьев, В. Н. Волчек. Автоматизация отладки программ для рекуррентного операционного устройства // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 22, № 2, 2012 – С. 29-37

Аннотация: Показаны проблемы, встающие перед разработчиком низкоуровневых программ, и способы их решения на примере среды проектирования программного обеспечения для рекуррентного операционного устройства (РОУ). Описывается реализация средств уменьшения числа ошибок на этапе программирования, а также инструмента автоматической локализации ошибок, приводящих к генерации исключений в аппаратуре.