Повышение сбоеустойчивости самосинхронного троичного умножителя

Дьяченко Ю.Г., Степченков Ю.А., Рождественский Ю.В., Морозов Н.В., Степченков Д.Ю., Рождественскене А.В. Повышение сбоеустойчивости самосинхронного троичного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 2. С. 70-76.

DOI:10.31114/2078-7707-2021-2-70-76. (Индексируется в РИНЦ). URL: http://www.mes-conference.ru/data/year2021/pdf/D015.pdf.

Library reference: Diachenko Yu.G., Stepchenkov Yu.A., Rozhdestvenskij Yu.V., Morozov N.V., Stepchenkov D.Yu., Rogdestvenskene A.V. Improvement of Ternary Self-Timed Multiplier Soft Error Tolerance // Problems of Perspective Micro- and Nanoelectronic Systems Development — 2021. Issue 2. P. 70-76.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Аннотация: Самосинхронные (СС) схемы в большей степени устойчивы к кратковременным логическим сбоям, чем их синхронные аналоги, благодаря СС-кодированию информационных сигналов, двухфазной дисциплине функционирования и запрос-ответному взаимодействию частей СС-схемы. Специальные схемотехнические и топологические приемы позволяют дополнительно повысить их естественную сбоеустойчивость. В значительной мере это обеспечивается использованием нового принципа индикации СС-сигналов. Классическая индикация строится на основе детектирования единственного спейсерного состояния информационного СС-сигнала в предположении, что остальные состояния являются разрешенными рабочими состояниями. Но при наличии логического сбоя это предположение оказывается неверным. Статья описывает способ повышения помехоустойчивости одноразрядного троичного СС-сумматора и умножителя на его основе. Приведены вероятностные оценки устойчивости исходного и улучшенного в этом отношении умножителя к кратковременным логическим сбоям. Показано, что за счет усложнения индикации одноразрядного сумматора и соответствующего увеличения на 27% аппаратных затрат умножителя 54×54 достигается увеличение времени его бессбойной работы в 1,9 раза.

Abstract: Self-timed (ST) circuits are more short-term soft error tolerant than their synchronous counterparts due to the ST coding of information signals, two-phase operation discipline, and request-acknowledge interaction of ST circuit’s parts. Special circuitry and layout techniques make it possible to increase their natural failure tolerance further. New ST signal indication principles essentially ensure this. The classical ST indication detects a single spacer state of the information ST signal. It assumes that the remaining states are only allowed working states. However, in the presence of a soft error, this assumption turns out to be incorrect. The article describes a method for increasing the noise immunity of a one-bit ternary ST adder and a multiplier based on this adder. It presents probabilistic soft error tolerance estimates for the original and improved multiplier in this respect. It is shown that due to the complication of a one-bit adder’s indication and the corresponding 27% increase in the hardware costs of the multiplier 54×54, its failure-free operation time rises by 1.9 times.

Сравнение сбоеустойчивых синхронных и самосинхронных схем

 А.А. Зацаринный, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский. Сравнение сбоеустойчивых синхронных и самосинхронных схем // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2021. 25–27 октября 2021 г., Москва: Материалы III Международной конференции (сборник тезисов). – Москва: МАКС Пресс, 2021. С. 154-156.

DOI: 10.29003/m2498.ММMSEC-2021/154-156. URL: https://mmhs.frccsc.ru/conferences/mmmsec2021/files/mmmsec2021.pdf.

Library reference: A.A. Zatsarinny, Yu.A. Stepchenkov, Yu.G. Diachenko, Yu.V. Rogdestvenski. Failure tolerant synchronous and self-timed circuits comparison // Mathematical Modeling in Materials Science of Electronic Components. MMMEC-2021. October 25–27, 2021, Moscow : Proceedings of the international conference (Collection of bstracts). – Moscow : MAKS Press, 2021. P. 154-156.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Статья рассматривает проблему разработки синхронных и
самосинхронных (СС) цифровых схем, устойчивых к логическим сбоям.
В синхронных схемах для обеспечения устойчивости к однократному сбою
традиционно используется принцип голосования «2-из-3», приводящий к
увеличению аппаратных затрат в три раза. В СС-схемах, благодаря парафазному кодированию сигналов и двухфазной дисциплине функционирования, даже дублирование обеспечивает уровень защиты от логического сбоя в 2,1–3,5 раз выше, чем троированный синхронный аналог. Разработка новых средств высокоточного моделирования механизмов возникновения сбоев в микроэлектронных компонентах позволит получить более точные оценки сбоеустойчивости электронных схем.

Abstract: The article considers the problem of developing synchronous and
self-timed (ST) digital circuits that are tolerant to soft errors. Synchronous circuits traditionally use the 2-of-3 voting principle to ensure single failure, resulting in three times the hardware costs. In ST circuits, due to dual-rail signal coding and two-phase control, even duplicatio n provides a soft error tolerance level 2.1 to 3.5 times higher than the triple modular redundant synchronous counter part. The development of new high-precision software simulating microelectronic failure mechanisms will provide more accurate estimates for the electronic circuits’ failure tolerance.

Реализация синтеза самосинхронных схем в базисе БМК

Плеханов Л. П., Денисов А. Н., Дьяченко Ю.Г., Мамонов Д.И., Морозов Н.В., Степченков Д.Ю. Реализация синтеза самосинхронных схем в базисе БМК // Российский форум «Микроэлектроника – 2021». 7-я Научная конференция «Электронная компонентная база и микроэлектронные модули» Сборник тезисов. Алушта (Республика Крым), 03.10-09.10.2021, Наноиндустрия, – М: Техносфера, 2021. Спецвыпуск Т.14, № 7S, 2021 – с. 395-397.

DOI: 10.22184/1993-8578.2021.14.7s. (Индексируется в РИНЦ). URL: https://disk.yandex.ru/d/FonzjCZ61JLVMA/.

Library reference: Plekhanov L. P., Denisov A. N., Diachenko Yu. G., Mamonov D. I., Morozov N. V., Stepchenkov D. Y. Implementing Self-timed Circuit Synthesis in Gate Array Basis // Russian Forum «Microelectronics — 2021». 7th Scientific Conference «Electronic Component Base and Microelectronic Modules». Collection of abstracts. Alushta (Republic of Crimea), 03.10-09.10.2021, Nanoindustry Russia – Technosphera JSC, Moscow 2021. Special Issue 14, № 7S, 2021 – P. 395-397.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Доклад посвящен реализации автоматизированного синтеза самосинхронных (CC) схем на основе описания схемы на языке Verilog и библиотеки стандартных элементов 5503СС, расширенной специфичными для СС-схем элементами. Программа синтеза имеет графический интерфейс и интегрируется в САПР полузаказных БИС «Ковчег» (МИЭТ).

Abstact: The report describes automated self-timed (ST) circuit synthesis implementation on a base of the circuit’s Verilog-description and the standard cell library 5503CC, extended with the cells specific to ST circuits. The synthesis program has a graphic user interface. It is integrated into gate array CAD «Kovcheg» (MIET).

Self-Timed Storage Register Soft Error Tolerance Improvement

Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski, Yury Shikunov, Denis Diachenko. Self-Timed Storage Register Soft Error Tolerance Improvement // Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2021),  Batumi, Georgia, September, 10 — 13, 2021, P. 145-150.

DOI: 0.1109/EWDTS52692.2021.9580993. (Indexed in Scopus). URL: https://ieeexplore.ieee.org/document/9580993.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Abstract: The paper examines the self-timed (ST) pipeline register’s tolerance to soft errors in the pipeline stage’s combinational part and in itself. It aims to analyze the known storage register bit’s circuit cases and improve its soft error tolerance. The use of failure tolerant ST coding, which treats the anti-spacer state as a spacer, increases the ST pipeline’s failure tolerance level. Layout techniques of spacing the dual-rail signal component sources at a distance of more than 2 µm from each other reduce the number of failure types in the ST circuits. In particular, switching the dual-rail signal from a correct working state to an inverse one becomes unrealizable. Circuitry techniques, including cross-connections and local feedback, prevent the bit of the ST-pipeline register from sticking in the anti-spacer state and significantly increase the register’s insensitivity to single soft errors. The use of a DICE-like C-element with two in-phase outputs instead of a known circuitry solution ensures the immunity of the register bit for soft errors inside it. All proposed techniques improve the ST circuit’s soft error tolerance level from 76% to 95%.

Аннотация: Статья исследует устойчивость регистра самосинхронного (СС) конвейера к логическим сбоям в комбинационной части ступени конвейера и в нем самом. Использование сбоеустойчивого СС-кодирования, рассматривающего антиспейсерное состояние как спейсер, повышает уровень сбоеустойчивости СС-конвейера. Топологические методы разнесения формирователей компонент парафазного сигнала на расстояние более 2 мкм друг от друга сокращают число типов сбоев в СС-схемах. В частности, переключение парафазного сигнала из корректного рабочего состояния в инверсное рабочее состояние становится нереализуемым. Схемотехнические методы, включающие перекрестные связи и локальную обратную связь предотвращают «залипание» разряда регистра СС-конвейера в состоянии антиспейсера и существенно повышают устойчивость регистра к однократным кратковременным логическим сбоям. Использование DICE-подобного С-элемента обеспечивает иммунность разряда регистра к логическим сбоям внутри его ячеек памяти.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049.

DOI: 10.1109/ElConRus51938.2021.9396125. Indexed in Scopus. URL: https://ieeexplore.ieee.org/abstract/document/9396125.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Abstract: The paper presents the results of a study of self-timed (ST) digital circuits’ soft-error tolerance. Practical ST circuits have a pipeline structure. The combinational parts of the ST pipeline are naturally immune to 72% of short-term soft errors. The proposed circuitry and layout methods increase the ST pipeline combinational part’s failure tolerance to 98% and higher. ST pipeline stage register is the most susceptible to soft errors. A typical variant of the ST pipeline register bit unit based on C-elements has a failure tolerance of 83%. The proposed register bit implementation cases increase the failure tolerance of the ST pipeline up to 98%.

Аннотация: Статья представляет результаты исследования сбоеустойчивости самосинхронных (СС) цифровых схем. Практические СС-схемы имеют конвейерную структуру. Комбинационная часть СС-конвейера естественно иммунна к 72% кратковременных логических сбоев. Предложенные схемотехнические и топологические методы увеличивают сбоеустойчивость комбинационных частей СС-конвейера до уровня 98% и выше. Регистр ступени СС-конвейера наиболее восприимчив к логическим сбоям. Типовой вариант разряда регистра СС-конвейера, реализованный на С-элементах, имеет уровень сбоеустойчивости 83%. Предлагаемые реализации разряда регистра увеличивают сбоеустойчивость СС-конвейера до 98%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения

А. А. Зацаринный, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2020. 19–20 октября 2020 г., Москва: Материалы II Международной конференции. – Москва : МАКС Пресс, 2020. – С 114-116.
ISBN 978-5-317-06483-9
DOI: https://doi.org/10.29003/m1506.ММMSEC-2020

Аннотация: В работе предлагаются конструктивные и схемотехнические решения для реализации высокопроизводительных компьютеров следующего поколения. Они основаны на методологии проектирования самосинхронных схем и обеспечивают повышение устойчивости вычислительных систем к логическим сбоям, являющимся следствием наведенных помех и радиационного воздействия.

Повышение сбоеустойчивости индикации самосинхронных схем

Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский, Н. В. Морозов, Д. Ю. Степченков, Д. Ю. Дьяченко. Повышение сбоеустойчивости индикации самосинхронных схем // Проблемы разработки перспективных микро- и наноэлектронных систем — 2020. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2020. Выпуск 2. С. 66-72.
DOI: 10.31114/2078-7707-2020-2-66-72

Аннотация: Сложность и площадь топологической реализации индикаторной подсхемы самосинхронной (СС) схемы составляют до 50% от сложности и площади всей СС-схемы. Соответственно, вероятности появления кратковременного логического сбоя, вызываемого ионизационным током из-за внешних причин, в индикаторной подсхеме и в остальной части СС-схемы примерно одинаковы. Сбоеустойчивость индикаторной подсхемы определяется ее иммунностью к логическому сбою в индицируемой СС-схеме и сбоеустойчивостью основного компонента индикации – гистерезисного триггера (Г-триггера). Использование DICE реализации Г-триггера существенно повышает сбоеустойчивость индикаторной подсхемы. В статье предлагается заменить двухтранзисторный конвертор в DICE-реализации Г-триггера четырехтранзисторным конвертором и использовать Г-триггеры с синфазными входами и выходом для организации «дерева» индикаторных элементов, формирующих общий индикаторный выход СС-схемы из частичных индикаторных сигналов. В совокупности с элементами «равнозначность» или «неравнозначность» в качестве первого каскада индикаторной подсхемы такой подход обеспечивает абсолютную защиту от логического сбоя в индикаторной подсхеме и анти-спейсера в индицируемой схеме.

Abstract: Adverse external influences (nuclear particles, cosmic rays, electromagnetic impulses) and internal disturbances (interference from adjacent signal traces, noises on power buses, and substrate) give rise to long-term (memory bit upset) and short-term (soft error) effects that affect digital circuit performance. Clock frequency rising increases the likelihood of writing soft error to synchronous register and makes synchronous circuits more sensitive to soft errors. An alternative to synchronous circuits are the self-timed ones. They are more immune to the soft errors due to dual-rail data coding and switching completion indication ensuring handshaking between their parts. The self-timed circuit’s indication sub-circuit occupies 25% through 50% of the entire self-timed circuit’s hardware and layout area. So, short-term soft errors, caused by ionization events and interference inductions, appear in the indication subcircuit with a probability comparable to the soft error appearance probability in the self-timed circuit rest part. Indication subcircuit soft error tolerance depends on its immunity to soft errors in the indicated self-timed circuit and failure protection of Muller’s C-element that is an indication base component. XOR and XNOR cells at the indication subcircuit first stage mask so-called anti-spacer state that is one-third part of the soft errors appeared in indicated circuits. Dual interlocked C-element implementation increases the indication subcircuit failure tolerance, but not sufficiently. The article proposes to replace the two-transistor converter in the dual interlocked C-element with a four-transistor converter and to use C-elements with in-phase inputs and output for building an indication “tree” combining all partial indication signals into a total one. Together with the XOR cell at the indication subcircuit first stage, the proposed approach provides an absolute protection against both soft errors in indication subcircuit and anti-spacer in the indicated self-timed circuit.

Метод повышения быстродействия самосинхронного умножителя

Ю. В. Рождественский, Ю. А. Степченков, Ю. Г. Дьяченко, Н. В. Морозов, Д. Ю. Степченков, Д. Ю. Дьяченко. Метод повышения быстродействия самосинхронного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем — 2020. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2020. Выпуск 1. С. 82-88.
DOI: 10.31114/2078-7707-2020-1-82-88

Аннотация: Быстродействие самосинхронных (СС) схем в значительной степени определяется их индикаторной подсхемой. Особенно остро эта проблема стоит в многоразрядных вычислительных СС-схемах, в том числе, в умножителе. Классическая индикация предполагает формирование общего индикаторного выхода для всей СС-схемы, участвующего в запрос-ответном взаимодействии СС-устройств или ступеней СС-конвейера. Многоразрядные СС-схемы, реализующие алгоритмы обработки данных с высокой степенью параллелизма, допускают использование групповой индикации выходов СС-схемы с формированием поразрядных сигналов управления фазами их входов. Статья описывает метод ускорения работы индикаторной подсхемы применительно к СС-умножителю, реализующему модифицированный алгоритм Бута и использующему двухступенчатое «дерево» Уоллеса на сумматорах с избыточным (троичным) и парафазным СС-кодированием их входов и выходов. Поразрядное управление входами обеих ступеней конвейера «дерева» Уоллеса обеспечили повышение быстродействия СС-умножителя 54*54 на 40% за счет увеличения его аппаратных затрат на 2,3-2,5%.

Abstract: Self-timed (ST) circuit’s indication subcircuit largely determines its performance. This problem is especially acute in multi-bit computing ST circuits, including multiplier. The classical indication involves generating an entire ST circuit total indication output, which takes part in handshaking ST units or ST pipeline stages. Multi-bit ST circuits that implement data processing algorithms with a high parallelism degree allow the use of group indication of the ST circuit outputs resulting in bitwise signals controlling their inputs’ phase. The article describes a method of accelerating the indication subcircuit operation as applied to the ST-multiplier, which implements the modified Booth algorithm and uses the two-stage Wallace tree on adders with redundant (ternary) and dual-rail ST-coding of their inputs and outputs. Group indication and bitwise input control of both Wallace tree pipeline stages provide an increase in ST-multiplier performance by 40% with a penalty of 2.3-2.5% in its hardware.

Increasing Self-Timed Circuit Soft Error Tolerance

Igor Sokolov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski, Denis Diachenko. Increasing Self-Timed Circuit Soft Error Tolerance // 2020 IEEE EAST-WEST DESIGN & TEST SYMPOSIUM Varna, Bulgaria, September 4 – 7, 2020, P. 450-454 . (is indexed in Scopus).

DOI: 10.1109/EWDTS50664.2020.9224705

Abstract: Indication subcircuit is an essential part of the selftimed circuits. It provides acknowledgment of the self-timed circuit switching completion and ensures correct handshake interaction between functional blocks. Besides, indication subcircuit complexity is comparable with the indicated self-timed circuit’s complexity. So short-term soft errors, induced by the external and internal causes in both the indication subcircuit and the indicated self-timed circuit, are equally dangerous. Indication subcircuit soft error tolerance depends, the first, on its immunity to soft errors in the indicated self-timed circuit and, the second, on its failure protection. The first aspect becomes lower critical due to the XOR cell on the first stage of the indication subcircuit. An appropriate circuitry basis decreases indication subcircuit sensitivity to the possible soft errors induced in it. Static and semistatic Muller’s C-element is a traditional base component used for indication purposes. Its dual interlocked implementation improves the indication subcircuit failure protection against soft errors in its internal nodes, but not sufficiently. The article proposes a new C-element’s schematic that fully tolerates it against the soft errors in all internal nodes. Besides, using Celements with in-phase inputs and output in an indication pyramid ensures indication subcircuit protection against soft errors induced at the output of the C-elements. The proposed approach makes an indication subcircuit fully protected against all soft errors induced in it.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции или связавшись с авторами доклада / You can get additional information on the content of the article on the conference website or by contacting the authors of the article.

Self-Timed Circuitry Retrospective

Victor Zakharov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski. Self-Timed Circuitry Retrospective // 2020 International Conference Engineering Technologies and Computer Science EnT 2020 Moscow, Russia24-27 June 2020. P. 58-64. (indexed in Scopus).
DOI: 10.1109/EnT48576.2020.00018

Abstract: The paper compares synchronous and self-timed methodologies for designing digital circuits. Self-timed circuits proposed by D. Muller in the mid-twentieth century have several advantages over synchronous counterparts. They maintain functional performance at any cell delays, do not require global synchronization, and identify constant failures. The data redundancy and associated hardware redundancy provide these self-timed circuit properties. The practical design of self-timed units of varying complexity has proven the effectiveness of self-timed solutions, especially in highly reliable and fault-tolerant applications. The paper presents the resultsof comparative measurements of test chips of synchronous and self-timed circuits, the performance, and immunity evaluations of self-timed circuits of different complexity levels. The proposed method of group indication of multi-bit self-timed circuits increases their performance by 40% due to a slight increase (less than 3%) in hardware complexity.

Аннотация: Статья посвящена сравнению синхронной и самосинхронной методологий проектирования цифровых микросхем. Самосинхронные схемы, предложенные Маллером Д. в середине двадцатого века, обладают рядом преимуществ по сравнения с синхронными аналогами. Они сохраняют функциональную работоспособность при любых задержках элементов, не требуют глобальной синхронизации, выявляют константные неисправности. Эти свойства самосинхронных схем обеспечиваются избыточным кодированием данных и связанной с ним аппаратной избыточностью. Практическая разработка самосинхронных устройств разной сложности доказала эффективность самосинхронных решений, особенно в высоконадежных и отказоустойчивых применениях. Статья приводит результаты сравнительных испытаний тестовых кристаллов синхронных и самосинхронных схем, оценки быстродействия и иммунности самосинхронных схем разного уровня сложности. Предложенный метод групповой индикации многоразрядных самосинхронных схем повышает их быстродействие на 40% за счет незначительного увеличения (менее 3%) аппаратных затрат.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.