Оптимизация состава библиотеки элементов для синтеза самосинхронных схем

Плеханов Л.П. Оптимизация состава библиотеки элементов для синтеза самосинхронных схем // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2022. Выпуск 4. С. 15-20.

DOI: 10.31114/2078-7707-2022-4-15-20. Индексируется в РИНЦ, ВАК. URL: http://www.mes-conference.ru/data/year2022/pdf/D072.pdf.

Library reference: Plekhanov L.P. Library composition optimization for self-timed circuit synthesis // Problems of Perspective Micro- and Nanoelectronic Systems Development — 2022. Issue 4. P. 15-20.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Самосинхронные цифровые схемы имеют ряд преимуществ перед другими типами схем. Для обеспечения этих преимуществ необходимо специальное построение и устройств с памятью, и информационной части схем и индикаторной подсхемы. Одними из главных проблем синтеза самосинхронной схемы являются снижение затрат в транзисторах и улучшение быстродействия информационной части схемы и индикаторной подсхемы. Оба показателя прямо зависят от наличия в библиотеке для синтеза однокаскадных элементов с одним выходом и большим числом входов. Целью работы было найти регулярный способ определения таких элементов. Предлагается формализованный метод выбора библиотечных логических элементов для синтеза самосинхронных схем. Метод позволяет сформировать такой состав библиотеки, который будет давать оптимальные решения при синтезе самосинхронных схем с использованием критериев минимального числа транзисторов и максимального быстродействия.

Abstract: Self-timed digital circuits have a number of advantages over other circuit types. To ensure these advantages, it is necessary the special building of the memory units, the information part of the circuits, and an indication subcircuit. One of the main problems of the self-timed circuit synthesis is to reduce costs in transistors and improve the performance of the circuit’s information part and indicator subcircuit. Both factors directly depend on the availability of single-stage cells with one output and a large number of inputs in the library for synthesis. The aim of the work was to find a regular way to define such cells. A formalized method for selecting library logic cells for the synthesis of self-timed circuits is proposed. The method makes it possible to form such a library composition that will give optimal solutions for the self-timed circuit synthesis in terms of complexity in transistors and speed.

Отказоустойчивые самосинхронные схемы

А.А. Зацаринный, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, Л.П Плеханов. Отказоустойчивые самосинхронные схемы // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2022.  24–26 октября 2022 г., Москва, Россия. Материалы IV Международной конференции. (сборник тезисов). – Москва: МАКС Пресс, 2022. C 176-178.

DOI: https://doi.org/10.29003/m3103.ММMSEC‑2022/176-178. URL: https://mmhs.frccsc.ru/conferences/mmmsec2022/files/ic3msec2022.pdf. Индексируется в Ринц. Докладчик, Дюяченко Ю.Г. отмечен дипломом.

Library reference: A.A. Zatsarinny, Yu.A. Stepchenkov, Yu.G. Diachenko, Yu.V. Rogdestvenski, L.P. Plekhanov. Fault-tolerant self-timed circuits. Mathematical modeling in materials science of electronic components. ICM3SEC–2022. October 24–26, 2022 Moscow, Russia. Proceedings of the International conference (Collection of abstracts). – Moscow : MAKS Press, 2022. P. 176-178.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Статья исследует проблему создания отказоустойчивых
самосинхронных (СС) схем. Использование избыточного СС-кодирования
и двухфазной дисциплины работы обеспечивает более высокую сбое-
устойчивость СС-схем в сравнении с синхронными аналогами. Использо-
вание дублирования канала обработки данных вместо традиционного для
синхронных схем троирования позволяет сократить избыточность СС-схем
в отказоустойчивом исполнении и обеспечивает более высокий уровень
надежности в сравнении с синхронными аналогами.

Abstract: The article considers the problem of developing synchronous and
self-timed (ST) circuits that are tolerant to faults. Redundant ST coding and
two-phase discipline ensures that ST circuits are more tolerant to the faults than
synchronous counterparts. Duplicating ST channels instead of tripling reduces
redundancy of the fault-tolerant ST circuits and retains their reliability level
compared to synchronous counterparts.

Comparison of Synchronous and Self-Timed Pipeline’s Soft Error Tolerance

Igor Sokolov; Yuri Stepchenkov; Yuri Diachenko. Comparison of Synchronous and Self-Timed Pipeline’s Soft Error Tolerance /2022 International Russian Automation Conference (RusAutoCon), Sochi, Russian Federation, 04-10 September, 2022.— IEEE, P. 217-222.

DOI: 10.1109/RusAutoCon54946.2022.9896353. (Indexed in Scopus, ядро РИНЦ ). URL: https://ieeexplore.ieee.org/document/9896353.

Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Abstract: The current trend in microelectronics is to develop energy-efficient, reliable digital devices for control and life support systems with various complexities. The operation of digital circuits in adverse environmental conditions causes the appearance of faults and short-term soft errors, leading either to stopping the circuit’s functioning or distorting the data processing results. The vast majority of digital circuits are synchronous, using a global clock signal to synchronize events and control the interaction of the overall circuit’s parts. Self-timed (ST) circuits are an alternative to synchronous ones. ST circuits are hardware redundant compared to synchronous counterparts and have several advantages. In particular, ST circuits have better soft error tolerance. The article analyzes the tolerance of synchronous and ST pipelines to a single soft error. The obtained quantitative comparative probability estimates of data processing result distortion in the pipeline due to a soft error in different pipeline stage’s parts prove that the ST pipeline is 2. 5-9.4 times less sensitive to single soft errors than its synchronous counterpart. Tripling a synchronous pipeline makes its complexity comparable to an ST pipeline but does not provide absolute protection against soft errors. Considering other advantages of the ST pipeline compared to the synchronous counterpart, improving its consumer characteristics, it is advisable to use the ST pipeline to implement reliable digital devices for critical applications.

Self-Timed Storage Register Cases

YIgor A. Sokolov, Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury G. Diachenko, Asta V.Y. G. Diachenko, Y. I. Shikunov, N. V. Morozov, D. Y. Diachenko and D. Y. Stepchenkov. Self-Timed Storage Register Cases // 2022 IEEE 23rd International Conference of Young Professionals in Electron Devices and Materials (EDM), Altai, Russian Federation, 30 June —  04 July, 2022.— IEEE, P. 436-439.

DOI: 10.1109/EDM55285.2022.9855019. (Indexed in Scopus, ядро РИНЦ). URL: https://ieeexplore.ieee.org/document/9855019.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Abstract: Self-timed (ST) circuits have a number of
advantages over synchronous counterparts. They are hazardfree
under any conditions, and delay insensitive (their behavior
does not depend on the cell’s delays). They also detect any
permanent fault. However, two-phase discipline (working state
and spacer one) and obligatory indication subcircuit lead to
some redundancy in ST circuit hardware. Practical ST circuit
characteristics depend on the effectiveness of architectural,
algorithmic and circuit solutions used during their design. This
paper proposes and analyzes circuit solutions for the ST
register implementations storing intermediate data. It discusses
the implementation peculiarities of the ST storage register
variants used in the ST pipeline and gives recommendations on
their application. The paper proves that ST storage registers
on Muller’s C-elements have the best parameters compared
with the register’s implementations on RS-latch and RS-flipflop.
It is 1.5 – 2.1 times simpler than other possible
implementations. Besides, it is invariant to the input spacer
type up to the indication cell type.

Аннотация: Самосинхронные (СС) схемы обладают рядом преимуществ в сравнении с синхронными аналогами. Основные преимущества – отсутствие гонок между сигналами схемы, независимость поведения от задержек их элементов (delay insensitivity) и обнаружение любой константной неисправности. Однако двухфазная дисциплина и наличие индикаторной подсхемы приводит к некоторой избыточности аппаратурных затрат СС-схем. Характеристики практических СС-схем зависят от эффективности архитектурных, алгоритмических и схемотехнических решений, используемых при их проектировании. Статья предлагает и анализирует схемотехнические решения для реализации СС-регистров хранения промежуточных данных. Она подробно обсуждает особенности реализации вариантов СС-регистра хранения, использующегося для организации СС-конвейера и дает рекомендации по их применению. Статья доказывает, что СС-регистры хранения на С-элементах Маллера имеют лучшие параметры в сравнении с реализациями регистра на однотактных и двухтактных RS-триггерах. Они 1 1,5 – 2,1 раза проще, чем любая другая реализация. Кроме того, они инвариантны к типу спейсера входов с точностью до вида индикаторного элемента.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Self-Timed Fused Multiply-Add Unit Performance Improvement

Igor A. Sokolov, Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury G. Diachenko, Asta V. Rogdestvenskene, Denis Y. Diachenko.  Self-Timed Fused Multiply-Add Unit Performance Improvement // 2022 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 25-28, 2022. — IEEE, P. 459-463.

DOI: 10.1109/ElConRus54750.2022.9755720. (Indexed in WoS, Scopus, ядро РИНЦ). URL:  https://ieeexplore.ieee.org/document/9755720.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Abstract: The paper presents the results of researching and developing methods accelerating a self-timed unit that performs a fused multiply-add-subtract operation under three operands following the IEEE754 standard. The paper proposes a normalization order of the sum and difference speculative estimation when using ternary self-timed coding. This estimation uses a difference of the 24 most significant bits of the product and the third aligned operand for counting leading zeroes. This technique provides a 20% reduction in complexity when implementing the shifter in the normalization block. The analysis shows that the developed methods accelerate the normalization stage by an average of 32% on the statistical set of the input operands.

Аннотация: Статья представляет результаты исследования и разработки методов ускорения самосинхронного устройства умножения двух операндов с последующим сложением и вычитанием произведения и третьего операнда в соответствии со стандартом IEEE754. Предложены способы спекулятивной оценки порядка нормализации суммы и разности при использовании троичного самосинхронного кодирования на основе сравнения старших 26 разрядов произведения и сдвинутого третьего операнда. Они обеспечивают сокращение аппаратных затрат на 20% при реализации сдвигателя в блоке нормализации. Анализ показывает, что на статистическом множестве входных операндов разработанные методы дают ускорение этапа нормализации в среднем на 32%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Повышение сбоеустойчивости самосинхронного троичного умножителя

Дьяченко Ю.Г., Степченков Ю.А., Рождественский Ю.В., Морозов Н.В., Степченков Д.Ю., Рождественскене А.В. Повышение сбоеустойчивости самосинхронного троичного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 2. С. 70-76.

DOI:10.31114/2078-7707-2021-2-70-76. (Индексируется в РИНЦ). URL: http://www.mes-conference.ru/data/year2021/pdf/D015.pdf.

Library reference: Diachenko Yu.G., Stepchenkov Yu.A., Rozhdestvenskij Yu.V., Morozov N.V., Stepchenkov D.Yu., Rogdestvenskene A.V. Improvement of Ternary Self-Timed Multiplier Soft Error Tolerance // Problems of Perspective Micro- and Nanoelectronic Systems Development — 2021. Issue 2. P. 70-76.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Аннотация: Самосинхронные (СС) схемы в большей степени устойчивы к кратковременным логическим сбоям, чем их синхронные аналоги, благодаря СС-кодированию информационных сигналов, двухфазной дисциплине функционирования и запрос-ответному взаимодействию частей СС-схемы. Специальные схемотехнические и топологические приемы позволяют дополнительно повысить их естественную сбоеустойчивость. В значительной мере это обеспечивается использованием нового принципа индикации СС-сигналов. Классическая индикация строится на основе детектирования единственного спейсерного состояния информационного СС-сигнала в предположении, что остальные состояния являются разрешенными рабочими состояниями. Но при наличии логического сбоя это предположение оказывается неверным. Статья описывает способ повышения помехоустойчивости одноразрядного троичного СС-сумматора и умножителя на его основе. Приведены вероятностные оценки устойчивости исходного и улучшенного в этом отношении умножителя к кратковременным логическим сбоям. Показано, что за счет усложнения индикации одноразрядного сумматора и соответствующего увеличения на 27% аппаратных затрат умножителя 54×54 достигается увеличение времени его бессбойной работы в 1,9 раза.

Abstract: Self-timed (ST) circuits are more short-term soft error tolerant than their synchronous counterparts due to the ST coding of information signals, two-phase operation discipline, and request-acknowledge interaction of ST circuit’s parts. Special circuitry and layout techniques make it possible to increase their natural failure tolerance further. New ST signal indication principles essentially ensure this. The classical ST indication detects a single spacer state of the information ST signal. It assumes that the remaining states are only allowed working states. However, in the presence of a soft error, this assumption turns out to be incorrect. The article describes a method for increasing the noise immunity of a one-bit ternary ST adder and a multiplier based on this adder. It presents probabilistic soft error tolerance estimates for the original and improved multiplier in this respect. It is shown that due to the complication of a one-bit adder’s indication and the corresponding 27% increase in the hardware costs of the multiplier 54×54, its failure-free operation time rises by 1.9 times.

Сравнение сбоеустойчивых синхронных и самосинхронных схем

 А.А. Зацаринный, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский. Сравнение сбоеустойчивых синхронных и самосинхронных схем // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2021. 25–27 октября 2021 г., Москва: Материалы III Международной конференции (сборник тезисов). – Москва: МАКС Пресс, 2021. С. 154-156.

DOI: 10.29003/m2498.ММMSEC-2021/154-156. URL: https://mmhs.frccsc.ru/conferences/mmmsec2021/files/mmmsec2021.pdf.

Library reference: A.A. Zatsarinny, Yu.A. Stepchenkov, Yu.G. Diachenko, Yu.V. Rogdestvenski. Failure tolerant synchronous and self-timed circuits comparison // Mathematical Modeling in Materials Science of Electronic Components. MMMEC-2021. October 25–27, 2021, Moscow : Proceedings of the international conference (Collection of abstracts). – Moscow : MAKS Press, 2021. P. 154-156.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Статья рассматривает проблему разработки синхронных и
самосинхронных (СС) цифровых схем, устойчивых к логическим сбоям.
В синхронных схемах для обеспечения устойчивости к однократному сбою
традиционно используется принцип голосования «2-из-3», приводящий к
увеличению аппаратных затрат в три раза. В СС-схемах, благодаря парафазному кодированию сигналов и двухфазной дисциплине функционирования, даже дублирование обеспечивает уровень защиты от логического сбоя в 2,1–3,5 раз выше, чем троированный синхронный аналог. Разработка новых средств высокоточного моделирования механизмов возникновения сбоев в микроэлектронных компонентах позволит получить более точные оценки сбоеустойчивости электронных схем.

Abstract: The article considers the problem of developing synchronous and
self-timed (ST) digital circuits that are tolerant to soft errors. Synchronous circuits traditionally use the 2-of-3 voting principle to ensure single failure, resulting in three times the hardware costs. In ST circuits, due to dual-rail signal coding and two-phase control, even duplicatio n provides a soft error tolerance level 2.1 to 3.5 times higher than the triple modular redundant synchronous counter part. The development of new high-precision software simulating microelectronic failure mechanisms will provide more accurate estimates for the electronic circuits’ failure tolerance.

Реализация синтеза самосинхронных схем в базисе БМК

Плеханов Л. П., Денисов А. Н., Дьяченко Ю.Г., Мамонов Д.И., Морозов Н.В., Степченков Д.Ю. Реализация синтеза самосинхронных схем в базисе БМК // Российский форум «Микроэлектроника – 2021». 7-я Научная конференция «Электронная компонентная база и микроэлектронные модули» Сборник тезисов. Алушта (Республика Крым), 03.10-09.10.2021, Наноиндустрия, – М: Техносфера, 2021. Спецвыпуск Т.14, № 7S, 2021 – с. 395-397.

DOI: 10.22184/1993-8578.2021.14.7s. (Индексируется в РИНЦ). URL: https://disk.yandex.ru/d/FonzjCZ61JLVMA/.

Library reference: Plekhanov L. P., Denisov A. N., Diachenko Yu. G., Mamonov D. I., Morozov N. V., Stepchenkov D. Y. Implementing Self-timed Circuit Synthesis in Gate Array Basis // Russian Forum «Microelectronics — 2021». 7th Scientific Conference «Electronic Component Base and Microelectronic Modules». Collection of abstracts. Alushta (Republic of Crimea), 03.10-09.10.2021, Nanoindustry Russia – Technosphera JSC, Moscow 2021. Special Issue 14, № 7S, 2021 – P. 395-397.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Доклад посвящен реализации автоматизированного синтеза самосинхронных (CC) схем на основе описания схемы на языке Verilog и библиотеки стандартных элементов 5503СС, расширенной специфичными для СС-схем элементами. Программа синтеза имеет графический интерфейс и интегрируется в САПР полузаказных БИС «Ковчег» (МИЭТ).

Abstact: The report describes automated self-timed (ST) circuit synthesis implementation on a base of the circuit’s Verilog-description and the standard cell library 5503CC, extended with the cells specific to ST circuits. The synthesis program has a graphic user interface. It is integrated into gate array CAD «Kovcheg» (MIET).

Self-Timed Storage Register Soft Error Tolerance Improvement

Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski, Yury Shikunov, Denis Diachenko. Self-Timed Storage Register Soft Error Tolerance Improvement // Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2021),  Batumi, Georgia, September, 10 — 13, 2021, P. 145-150.

DOI: 0.1109/EWDTS52692.2021.9580993. (Indexed in Scopus). URL: https://ieeexplore.ieee.org/document/9580993.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Abstract: The paper examines the self-timed (ST) pipeline register’s tolerance to soft errors in the pipeline stage’s combinational part and in itself. It aims to analyze the known storage register bit’s circuit cases and improve its soft error tolerance. The use of failure tolerant ST coding, which treats the anti-spacer state as a spacer, increases the ST pipeline’s failure tolerance level. Layout techniques of spacing the dual-rail signal component sources at a distance of more than 2 µm from each other reduce the number of failure types in the ST circuits. In particular, switching the dual-rail signal from a correct working state to an inverse one becomes unrealizable. Circuitry techniques, including cross-connections and local feedback, prevent the bit of the ST-pipeline register from sticking in the anti-spacer state and significantly increase the register’s insensitivity to single soft errors. The use of a DICE-like C-element with two in-phase outputs instead of a known circuitry solution ensures the immunity of the register bit for soft errors inside it. All proposed techniques improve the ST circuit’s soft error tolerance level from 76% to 95%.

Аннотация: Статья исследует устойчивость регистра самосинхронного (СС) конвейера к логическим сбоям в комбинационной части ступени конвейера и в нем самом. Использование сбоеустойчивого СС-кодирования, рассматривающего антиспейсерное состояние как спейсер, повышает уровень сбоеустойчивости СС-конвейера. Топологические методы разнесения формирователей компонент парафазного сигнала на расстояние более 2 мкм друг от друга сокращают число типов сбоев в СС-схемах. В частности, переключение парафазного сигнала из корректного рабочего состояния в инверсное рабочее состояние становится нереализуемым. Схемотехнические методы, включающие перекрестные связи и локальную обратную связь предотвращают «залипание» разряда регистра СС-конвейера в состоянии антиспейсера и существенно повышают устойчивость регистра к однократным кратковременным логическим сбоям. Использование DICE-подобного С-элемента обеспечивает иммунность разряда регистра к логическим сбоям внутри его ячеек памяти.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049.

DOI: 10.1109/ElConRus51938.2021.9396125. Indexed in Scopus. URL: https://ieeexplore.ieee.org/abstract/document/9396125.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Abstract: The paper presents the results of a study of self-timed (ST) digital circuits’ soft-error tolerance. Practical ST circuits have a pipeline structure. The combinational parts of the ST pipeline are naturally immune to 72% of short-term soft errors. The proposed circuitry and layout methods increase the ST pipeline combinational part’s failure tolerance to 98% and higher. ST pipeline stage register is the most susceptible to soft errors. A typical variant of the ST pipeline register bit unit based on C-elements has a failure tolerance of 83%. The proposed register bit implementation cases increase the failure tolerance of the ST pipeline up to 98%.

Аннотация: Статья представляет результаты исследования сбоеустойчивости самосинхронных (СС) цифровых схем. Практические СС-схемы имеют конвейерную структуру. Комбинационная часть СС-конвейера естественно иммунна к 72% кратковременных логических сбоев. Предложенные схемотехнические и топологические методы увеличивают сбоеустойчивость комбинационных частей СС-конвейера до уровня 98% и выше. Регистр ступени СС-конвейера наиболее восприимчив к логическим сбоям. Типовой вариант разряда регистра СС-конвейера, реализованный на С-элементах, имеет уровень сбоеустойчивости 83%. Предлагаемые реализации разряда регистра увеличивают сбоеустойчивость СС-конвейера до 98%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.