Оценка надежности синхронного и самосинхронного конвейеров

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Оценка надежности синхронного и самосинхронного конвейеров // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 16, № 4, 2021 – 11 С. // Принято к печати

Indexed in Scopus(Q3).

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Самосинхронная (СС) схемотехника является альтернативой синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья исследует иммунность самосинхронных и синхронных схем к однократным кратковременным логическим сбоям с учетом аппаратурной избыточности СС-схем. СС-схемы за счет своей неотъемлемой части – индикаторной подсхемы, – способны обнаружить логический сбой, проявляющийся как инверсия состояния выхода логической ячейки схемы, и приостановить функционирование схемы до его исчезновения. Тем самым, СС-схемы маскируют однократный логический сбой и предотвращают искажение данных. Использование модифицированного гистерезисного триггера для реализации разряда регистра ступени конвейера маскирует практически все логические сбои в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в четыре раза снизить чувствительность СС-регистра к логическим сбоям внутри него. Количественные оценки сбоеустойчивости показывают явное (в 2,5 – 9,4 раза) преимущество СС-конвейера схемы в сравнении с синхронным аналогом.

Abstract: Self-timed (ST) circuitry is an alternative to synchronous circuits. ST circuits have several advantages over their synchronous counterparts due to their redundant complexity. The article investigates the immunity of self-timed and synchronous circuits to a single short-term soft error, considering the hardware redundancy of ST circuits. Due to their indication subcircuit, ST circuits can detect a soft error, which occurs as a logical cell’s output state inversion, and suspend the operation of the circuit until the soft error disappears. Thus, ST circuits mask a single soft error and prevent distortion of the data processing result. Pipeline stage register bit implementation on a  modified hysteretic trigger, preventing sticking in the anti-spacer, masks almost all soft errors in the pipeline stage’s combinational part. The DICE-like implementation of this trigger makes it possible to reduce the sensitivity of the ST register to the internal soft errors by a factor of four. Quantitative estimates of failure tolerance show a clear (by 2.5 — 6.8 times) advantage of the ST pipeline compared with the synchronous counterpart.

Анализ сбоеустойчивости самосинхронного конвейера

Соколов И.А., Степченков Ю.А., Дьяченко Ю.Г., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Анализ сбоеустойчивости самосинхронного конвейера // Системы и средства информатики, 2022. Т. 32. № 4. 11 С. // принято к печати

Индексируется в РИНЦ, ВАК, RSCI.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Практические самосинхронные (СС) схемы реализуются в виде конвейера, аналогично синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья анализирует устойчивость СС-конвейера к однократным логическим сбоям с учетом его аппаратурной избыточности и в предположении, что логический сбой поражает только одну логическую ячейку схемы. За счет своей двухфазной дисциплины работы и обязательной индикации успешного завершения переключения в каждую фазу СС-схемы способны обнаружить логический сбой и приостановить функционирование схемы до его исчезновения. Сбоеустойчивый гистерезисный триггер в составе разряда регистра ступени конвейера обеспечивает иммунность регистра к любому логическому сбою в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в 2,7 раза повысить устойчивость СС-регистра к внутренним логическим сбоям. В целом СС-конвейер оказывается в 2,5 – 9,4 раза устойчивее к однократным логическим сбоям, чем его синхронный аналог.

Abstract: Practical self-timed (ST) circuits are implemented as pipelines, similar to synchronous circuits. ST circuits have some advantages compared to synchronous counterparts but are redundant in hardware. The article analyzes the stability of the ST pipeline to single soft errors, taking into account its hardware redundancy and assuming that each soft error affects only one circuit’s logical cell. Due to their two-phase work discipline and the mandatory indication of the successful completion of the switching in each phase, the ST circuits can detect a soft error and suspend the operation of the circuit until it disappears. A failure-tolerant hysteretic trigger as part of the pipeline stage register’s bit ensures that the register is immune to any soft error in the pipeline stage’s combinational part. The DICE-like implementation of this trigger increases the ST register tolerance to internal soft errors by a factor of 2.7. The ST pipeline is generally 2.5 – 6.8 times more immune to single soft errors than its synchronous counterpart.

Варианты самосинхронных регистров сдвига

Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Варианты самосинхронных регистров сдвига // Системы и средства информатики, 2022. Т. 32. № 3. 11 С. /принято в печать

Индексируется в РИНЦ, ВАК, RSCI.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: В работе затрагиваются проблемы проектирования и использования самосинхронных (СС) регистров сдвига (РС). СС-схемы имеют свою специфику: двухфазную дисциплину работы, избыточное кодирование информации и т.д. За счет этого они обладают рядом преимуществ в сравнении с синхронными аналогами: независимость поведения от задержек элементов, обнаружение любых константных неисправностей и др. Статья рассматривает варианты реализации СС-регистра с различными опциями, включая установку спейсера, предустановку заданного значения в каждом разряде РС. Предлагаемые варианты обладают разной функциональностью, сложностью и быстродействием. РС на основе RS-триггеров обладают минимальными аппаратурными затратами. РС на основе гистерезисных триггеров характеризуются лучшим быстродействием. Статья анализирует их характеристики и обосновывает рекомендации по их использованию в качестве последовательно-параллельного или параллельно-последовательного порта, FIFO.

Abstract: The paper discusses the problems of designing and using self-timed (ST) shift registers. ST circuits have their specifics: two-phase work discipline, redundant information coding, etc. Due to this, they have some advantages compared with synchronous counterparts: independence of behavior from cell delays, detection of any stuck faults, etc. The article considers implementation options for the ST shift register with various options, including setting to a spacer and presetting a fixed value in each bit of the shift register. The proposed options have different functionality, complexity, and performance. Shift registers based on RS-flip-flops have minimal hardware costs, while shift registers based on hysteretic triggers have better performance. The article analyzes shift register’s characteristics and substantiates recommendations for their use as a serial-to-parallel port, parallel-to-serial port, or FIFO.

Self-Timed Storage Register Cases

Yury G. Diachenko, Yury Shikunov, Nikolai V. Morozov, Denis Y. Diachenko, Dmitri Y. Stepchenkov. Self-Timed Storage Register Cases. «2022 IEEE 23rd INTERNATIONAL CONFERENCE OF YOUNG PROFESSIONALS IN ELECTRON DEVICES AND MATERIALS (EDM)  (2022 EDM)». June 30 — July 4, 2022. 4 p. Indexed in Scopus.

The report took place.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Abstract: Self-timed (ST) circuits have a number of
advantages over synchronous counterparts. They are hazardfree
under any conditions, and delay insensitive (their behavior
does not depend on the cell’s delays). They also detect any
permanent fault. However, two-phase discipline (working state
and spacer one) and obligatory indication subcircuit lead to
some redundancy in ST circuit hardware. Practical ST circuit
characteristics depend on the effectiveness of architectural,
algorithmic and circuit solutions used during their design. This
paper proposes and analyzes circuit solutions for the ST
register implementations storing intermediate data. It discusses
the implementation peculiarities of the ST storage register
variants used in the ST pipeline and gives recommendations on
their application. The paper proves that ST storage registers
on Muller’s C-elements have the best parameters compared
with the register’s implementations on RS-latch and RS-flipflop.
It is 1.5 – 2.1 times simpler than other possible
implementations. Besides, it is invariant to the input spacer
type up to the indication cell type.

Аннотация: Самосинхронные (СС) схемы обладают рядом преимуществ в сравнении с синхронными аналогами. Основные преимущества – отсутствие гонок между сигналами схемы, независимость поведения от задержек их элементов (delay insensitivity) и обнаружение любой константной неисправности. Однако двухфазная дисциплина и наличие индикаторной подсхемы приводит к некоторой избыточности аппаратурных затрат СС-схем. Характеристики практических СС-схем зависят от эффективности архитектурных, алгоритмических и схемотехнических решений, используемых при их проектировании. Статья предлагает и анализирует схемотехнические решения для реализации СС-регистров хранения промежуточных данных. Она подробно обсуждает особенности реализации вариантов СС-регистра хранения, использующегося для организации СС-конвейера и дает рекомендации по их применению. Статья доказывает, что СС-регистры хранения на С-элементах Маллера имеют лучшие параметры в сравнении с реализациями регистра на однотактных и двухтактных RS-триггерах. Они 1 1,5 – 2,1 раза проще, чем любая другая реализация. Кроме того, они инвариантны к типу спейсера входов с точностью до вида индикаторного элемента.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Approximate Evaluation of the Efficiency of Synchronous and Self-Timed Methodologies in Problems of Designing Failure-Tolerant Computing and Control Systems

Sokolov I.A., Stepchenkov Yu.A., Rogdestvenski Yu.V., Diachenko Yu.G. Approximate Evaluation of the Efficiency of Synchronous and Self-Timed Methodologies in Problems of Designing Failure-Tolerant Computing and Control Systems // Automation and Remote Control, 2022, Vol. 83, Iss. 2, P. 264-173.

DOI: https://doi.org/10.1134/S0005117922020084. Indexed in WoS, Scopus(Q2). URL: https://link.springer.com/article/10.1134/S0005117922020084.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Abstract: The paper deals with a comparative analysis of the efficiency of using synchronous and self-timed (ST) methodologies in the design of failure-tolerant computing and control systems based on complementary metal–oxide–semiconductor (CMOS) technology. The issues of failure tolerance of technical control means are considered in detail using examples of digital circuits of various types. A significant increase (by a factor of 1.2–1.8) in the time of failure-free operation of ST circuits in comparison with synchronous counterparts is confirmed. The most significant features of ST circuitry, which provide an increase in the failure tolerance of ST systems, are highlighted. Circuitry methods are proposed for increasing the failure tolerance of ST control systems, increasing the time of failure-free operation of combinational ST circuits up to 4.0 times and sequential ST circuits up to 7.1 times.

Приближенная оценка эффективности синхронной и самосинхронной методологий в задачах проектирования сбоеустойчивых вычислительно-управляющих систем

Соколов И.А., Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г. Приближенная оценка эффективности синхронной и самосинхронной методологий в задачах проектирования сбоеустойчивых вычислительно-управляющих систем // Автоматика и Телемеханика, 2022, №2, С. 122-132.

DOI: 10.31857/S0005231022020088. Indexed in WoS, Scopus(Q2). URL: Ссылка на первую страницу

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Library reference: Sokolov I.A., Stepchenkov Yu.A., Rogdestvenski Yu.V., Diachenko Yu.G. Approximate evaluation of the effectiveness of synchronous and self-timed methodologies in designing failure-tolerant computational and control systems // Automation and Remote Control, 2022, Iss. 2, P. 122-132.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Аннотация: Данная статья посвящена сравнительному анализу эффективности использования синхронной и самосинхронной (СС) методологий при проектировании сбоеустойчивых вычислительно-управляющих систем в базисе комплементарной металл-диэлектрик-полупроводник (КМДП) технологии. Подробно рассматриваются вопросы сбоеустойчивости технических средств управления на примерах цифровых схем различного типа. Подтверждено значительное увеличение времени бессбойной работы (в 1,2 – 1,8 раза) СС-схем в сравнении с синхронными аналогами. Выделены наиболее существенные особенности СС-схемотехники, обеспечивающие повышение сбоеустойчивости СС-систем. Предложены схемотехнические методы повышения сбоеустойчивости СС-систем управления, увеличивающие время бессбойной работы комбинационных СС-схем до 4,0 раз и последовательностных СС-схем до 7,1 раз.

Abstract: The paper deals with a comparative analysis of the efficiency of using synchronous and self-timed (ST) methodologies in the design of failure-tolerant computing and control systems based on complementary metal–oxide–semiconductor (CMOS) technology. The issues of failure tolerance of technical control means are considered in detail using examples of digital circuits of various types. A significant increase (by a factor of 1.2–1.8) in the time of failure-free operation of ST circuits in comparison with synchronous counterparts is confirmed. The most significant features of ST circuitry, which provide an increase in the failure tolerance of ST systems, are highlighted. Circuitry methods are proposed for increasing the failure tolerance of ST control systems, increasing the time of failure-free operation of combinational ST circuits up to 4.0 times and sequential ST circuits up to 7.1 times.

Cамосинхронный троичный сумматор с повышенной сбоеустойчивостью

Степченков Ю.А., Рождественский Ю.В., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю., Рождественскене А.В. Cамосинхронный троичный сумматор повышенной сбоеустойчивостью // М.: Известия вузов, Материалы электронной техники» 11 с. (принята к публикации).

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Самосинхронные (СС) схемы обладают рядом преимуществ в сравнении с их синхронными аналогами: корректной работой при любых условиях эксплуатации, отсутствием «дерева» глобальной синхронизации, способностью к обнаружению любой константной неисправности и большей устойчивостью к кратковременным логическим сбоям, – благодаря СС-кодированию информационных сигналов, двухфазной дисциплине функционирования и запрос-ответному взаимодействию частей СС-схемы. Естественная сбоеустойчивость СС-схем может быть дополнительно повышена с помощью специальных схемотехнических приемов. Статья предлагает схемотехнический способ повышения помехоустойчивости одноразрядного троичного СС-сумматора за счет небольшого усложнения индикаторной подсхемы троичного СС-сумматора. Приведены оценки устойчивости вариантов троичных СС-сумматора и умножителя к кратковременным одиночным логическим сбоям. Показано, что увеличение на 28% аппаратных затрат троичного СС-сумматора обеспечивает увеличение времени бессбойной работы в 4,7 раз как его, так и умножителя на его основе в присутствии источников кратковременных однократных логических сбоев.

Abstact: Self-timed (ST) circuits have some advantages compared to their synchronous counterparts. They operate correctly at any application conditions and detect any constant fault. They do not contain a global synchronization tree. Besides, ST circuits are more short-term soft error tolerant. These features are able due to ST coding of information signals, two-phase operation discipline, and request-acknowledge interaction of ST circuit’s parts. The natural soft error tolerance can be further increased by the special circuitry techniques. The paper proposes the new circuitry method for increasing ST ternary adder’s tolerance to the soft errors due to some complication of its indication subcircuit. The classical ST indication detects a single spacer state of the information ST signal both in dual-rail and ternary cases. It assumes that the remaining states are only allowed working states and invalid states never appear. However, a soft error can cause invalid state that is illegal in normal conditions. The article presents soft error tolerance estimates for the original and some improved adder circuits. It also shows that complication of a one-bit adder’s indication leading to 28% increase in its hardware costs ensures rising of its failure-free operation time by 4.7 times if appeared soft errors are incompatible. ST multiplier based on suggested ST ternary adder demonstrates the same improvement of the soft error tolerance feature.

Сбоеустойчивость: сравнение дублирования и троирования СС и синхронных схем

Зацаринный А.А., Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В. Сбоеустойчивость: сравнение дублирования и троирования СС и синхронных схем // М.: Известия вузов, Материалы электронной техники» №4. 7 с. (принята к публикации)

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Self-Timed Fused Multiply-Add Unit Performance Improvement

Igor A. Sokolov, Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury G. Diachenko, Asta V. Rogdestvenskene, Denis Y. Diachenko.  Self-Timed Fused Multiply-Add Unit Performance Improvement // 2022 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 25-28, 2022. — IEEE, P. 459-463.

DOI: 10.1109/ElConRus54750.2022.9755720. (Indexed in WoS, Scopus). URL:  https://ieeexplore.ieee.org/document/9755720.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Abstract: The paper presents the results of researching and developing methods accelerating a self-timed unit that performs a fused multiply-add-subtract operation under three operands following the IEEE754 standard. The paper proposes a normalization order of the sum and difference speculative estimation when using ternary self-timed coding. This estimation uses a difference of the 24 most significant bits of the product and the third aligned operand for counting leading zeroes. This technique provides a 20% reduction in complexity when implementing the shifter in the normalization block. The analysis shows that the developed methods accelerate the normalization stage by an average of 32% on the statistical set of the input operands.

Аннотация: Статья представляет результаты исследования и разработки методов ускорения самосинхронного устройства умножения двух операндов с последующим сложением и вычитанием произведения и третьего операнда в соответствии со стандартом IEEE754. Предложены способы спекулятивной оценки порядка нормализации суммы и разности при использовании троичного самосинхронного кодирования на основе сравнения старших 26 разрядов произведения и сдвинутого третьего операнда. Они обеспечивают сокращение аппаратных затрат на 20% при реализации сдвигателя в блоке нормализации. Анализ показывает, что на статистическом множестве входных операндов разработанные методы дают ускорение этапа нормализации в среднем на 32%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Базис реализации сбоеустойчивых электронных схем

И.А. Соколов, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, А.Н. Каменских. Базис реализации сбоеустойчивых электронных схем // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 15, № 4, 2021 – С. 65-71.

DOI: 10.14357/19922264210409. Indexed in Scopus(Q3).

Library reference: Sokolov I.A., Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V., Kamenskih A.N. Failure tolerant electronic circuit implementation basis  // Informatics and applications, – M: TORUS PRESS, Vol. 15, Iss. 4, 2021 – P. 65-71.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Исследуется устойчивость самосинхронных (СС) и синхронных схем к логическим сбоям (ЛС), которые могут вызвать нарушения режима работы системы управления сложным техническим устройством. Предлагается использование сбоеустойчивого СС-кодирования, рассматривающего анти-
спейсерное состояние как второе состояние спейсера, что позволяет повысить уровень сбоеустойчивости СС-схем. Количественные оценки в первом приближении показывают явное (в 2,0–4,7 раза) преимущество СС-схемы в сравнении с синхронным аналогом по уровню сбоеустойчивости. Использование модифицированного С-элемента Маллера для реализации разряда регистра ступени конвейера увеличивает это преимущество до уровня 2,2–5,4 раза. Благодаря этому СС-схемы становятся предпочтительным базисом для реализации сбоеустойчивых электронных схем для систем управления сложными техническими устройствами.

Abstract: The article presents the research of self-timed and synchronous circuits in terms of resilience to soft errors which can cause disruptions in the control system’s operation of complex technical device. The use of a fail-resilient self-timed code is proposed, which considers the antispacer state as the second spacer state. This approach increases the self-timed circuit’s failure resilience level. In the first approximation, quantitative estimates show that the self-timed pipeline has a better failure resilience than the synchronous counterparts by 2.0–4.7 times. The use ofmodifiedC-element to implement the pipeline register bit increases this advantage to 2.2–5.4 times. Due to this, self-timed circuits are the preferred basis of failure resilient control systems implementation for complex technical equipment.