Устройство сбоеустойчивого разряда самосинхронного регистра хранения

Пат. 2 733 263 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2020109846; опубл. 01.10.2020, Бюл. № 28.

Реферат: Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат — повышение сбоеустойчивости устройства разряда самосинхронного регистра хранения с нулевым или единичным спейсером. Устройство построено на основе С-элементов за счет встраивания в С-элемент дополнительного р-МОП или n-МОП транзистора, управляемого инверсным выходом другого С-элемента этого же разряда регистра, и использования элемента «равнозначность» или «неравнозначность» в качестве индикаторного элемента разряда регистра хранения, при этом в схеме устройства разряда самосинхронного регистра хранения, содержащей индикаторный элемент 2ИЛИ-НЕ или 2И-НЕ, парафазный информационный вход, вход управления, парафазный информационный выход и индикаторный выход, используются трехвходовые С-элементы, имеющие два выхода, третий вход одного С-элемента соединен со вторым выходом другого С-элемента и наоборот. 4 з.п. ф-лы, 5 ил.

Устройство сбоеустойчивого разряда самосинхронного регистра хранения

Пат. 2 725 778 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019142821; опубл. 06.07.2020, Бюл. № 19.

Реферат: Устройство сбоеустойчивого разряда самосинхронного регистра хранения относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат — повышение надежности и сбоеустойчивости разряда самосинхронного регистра хранения за счет блокирования входов разряда регистра сразу после успешной записи в него новой информации в рабочей фазе и индикации состояния, противоположного спейсеру, как спейсерного. Он достигается тем, что в схему, содержащую два двухвходовых гистерезисных триггера (Г-триггера), двухвходовой индикаторный элемент, парафазный информационный вход, вход управления, парафазный информационный выход и индикаторный выход, введены второй выход индикаторного элемента и третьи входы в первый и второй Г-триггеры, подключенные ко второму выходу индикаторного элемента разряда регистра. 2 з.п. ф-лы, 3 ил.

Сбоеустойчивый самосинхронный однотактный RS-триггер с единичным спейсером

Пат. 2 725 781 Российская Федерация, МПК H03K 3/00. Сбоеустойчивый самосинхронный однотактный RS-триггер с единичным спейсером. Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич, Дьяченко Денис Юрьевич, Степченков Дмитрий Юрьевич, Шикунов Юрий Игоревич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019142821; опубл. 06.07.2020, Бюл. № 19.

Реферат: Изобретение предназначено для построения сбоеустойчивых самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат заключается в обеспечении самосинхронной работы триггера посредством реализации индицируемости всех его элементов. В схему триггера, содержащую восемь КМОП транзисторов n-типа, восемь КМОП транзисторов р-типа, два парафазных информационных входа с единичным спейсером и два бифазных информационных выхода, введены два элемента ИЛИ-И-НЕ, гистерезисный триггер и индикаторный выход, парафазные входы и бифазные выходы RS-триггера подключены к входам элементов ИЛИ-И-НЕ, выходы которых соединены с входами гистерезисного триггера, чей выход подключен к индикаторному выходу RS-триггера

Сбоеустойчивый самосинхронный однотактный RS-триггер с нулевым спейсером

Пат. 2 725 780 Российская Федерация, МПК H03K 3/00. Сбоеустойчивый самосинхронный однотактный RS-триггер с нулевым спейсером. Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич, Морозов Николай Викторович, Орлов Георгий Александрович , Хилько Дмитрий Владимирович: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019142820; опубл. 06.07.2020, Бюл. № 19.

Реферат: Изобретение относится к импульсной и вычислительной технике и предназначено для построения самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат заключается в обеспечении самосинхронной работы RS-триггера с нулевым спейсером и предотвращении его переключения в некорректное рабочее состояние из-за одиночного логического сбоя. Данная задача решается посредством реализации индицируемости всех элементов триггера, а именно: в схему, содержащую восемь КМОП транзисторов n-типа, восемь КМОП транзисторов p-типа, два парафазных информационных входа с нулевым спейсером и два бифазных информационных выхода, введены два элемента И-ИЛИ-НЕ, гистерезисный триггер и индикаторный выход, парафазные входы и бифазные выходы RS-триггера подключены к входам элементов И-ИЛИ-НЕ, выходы которых соединены с входами гистерезисного триггера, чей выход подключен к индикаторному выходу RS-триггера. 1 ил.

Формирователь парафазного сигнала с единичным спейсером

Пат. 2 718 220 Российская Федерация, МПК H03K 3/00. Формирователь парафазного сигнала с единичным спейсером. Зацаринный Александр Алексеевич, Козлов Сергей Витальевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019140931; опубл. 31.03.2020, Бюл. № 10.

Реферат: Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных комбинационных, триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат — сокращение сложности реализации формирователя парафазного сигнала с единичным спейсером при обеспечении самосинхронности его работы с самосинхронным окружением с более высоким быстродействием. Поставленная цель достигается тем, что в схему, содержащую инвертор, элемент И-ИЛИ-НЕ, элемент И-НЕ, информационный унарный вход, вход управления, парафазный информационный выход с единичным спейсером и индикаторный выход, введены два элемента ИЛИ-И-НЕ, вход и выход инвертора подключены к входам первой группы входов И элемента И-ИЛИ-НЕ, а индикаторный выход подключен к первым входам первых групп входов ИЛИ элементов ИЛИ-И-НЕ. 1 ил.

Формирователь парафазного сигнала с нулевым спейсером

Пат. 2 718 221 Российская Федерация, МПК H03K 3/00. Формирователь парафазного сигнала с нулевым спейсером. Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич, Рождественский Юрий Владимирович, Плеханов Леонид Петрович, : заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019140932; опубл. 31.03.2020, Бюл. № 10.

Реферат: Изобретение относится к импульсной и вычислительной технике. Технический результат — сокращение сложности реализации формирователя парафазного сигнала с нулевым спейсером при сохранении самосинхронности его работы с самосинхронным окружением с более высоким быстродействием. Он достигается тем, что в схему, содержащую инвертор, элемент ИЛИ-И-НЕ, элемент ИЛИ-НЕ, информационный унарный вход, вход управления, парафазный информационный выход и индикаторный выход, введены два элемента И-ИЛИ-НЕ, вход и выход инвертора подключены к входам первой группы входов ИЛИ элемента ИЛИ-И-НЕ, а индикаторный выход подключен к первым входам первых групп входов И элементов И-ИЛИ-НЕ.

Самосинхронный динамический двухтактный D-триггер с единичным спейсером

Пат. 2 693 321 Российская Федерация, МПК H03K 3/00. Самосинхронный динамический двухтактный D-триггер с единичным спейсером. Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич, Морозов Николай Викторович, Орлов Георгий Александрович: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2018141053; опубл. 02.07.2019, Бюл. № 19.

Реферат: Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат заключается в ускорении взаимодействия D-триггера с источником его информационного входа за счет сокращения времени, в течение которого состояние информационного входа D-триггера не должно изменяться после появления высокого уровня на его входе управления. Заявленный результат достигается тем, что в схему, содержащую один инвертор, четыре элемента ИЛИ-И-НЕ и два элемента И-ИЛИ-НЕ, введены второй инвертор, пятый элемент ИЛИ-И-НЕ, гистерезисный триггер и дополнительные входы во второй, третий и четвертый элементы ИЛИ-И-НЕ для реализации обратных связей с выходом гистерезисного триггера, объединяющего выходы четвертого и пятого элементов ИЛИ-И-НЕ, и выходом инвертора, вход которого подключен к выходу гистерезисного триггера. 4 ил.

Самосинхронный динамический однотактный D-триггер с нулевым спейсером

Пат. 2 693 320 Российская Федерация, МПК H03K 3/00. Самосинхронный динамический однотактный D-триггер с нулевым спейсером. Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич, Рождественский Юрий Владимирович, Плеханов Леонид Петрович; заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2018141052; опубл. 02.07.2019, Бюл. № 19.

Реферат: Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат заключается в ускорении взаимодействия D-триггера с источником его информационного входа за счет сокращения времени, в течение которого состояние информационного входа D-триггера не должно изменяться после появления высокого уровня на его входе управления. Для этого комбинационный индикаторный выход в самосинхронном однотактном D-триггере с нулевым спейсером преобразуется в последовательный индикаторный выход (выход с памятью). Это преобразование реализуется введением дополнительного элемента НЕ между комбинационной частью индикаторного элемента и его внешним выводом и введением двух дополнительных связей. Первая связь обеспечивает подключение комбинационного индикаторного выхода к дополнительным входам триггера (бистабильной ячейке). Вторая связь обеспечивает подключение дополнительного элемента НЕ к дополнительным входам индикаторного элемента, что переводит его из комбинационного класса в последовательный класс. 4 ил.

Самосинхронный динамический двухтактный D-триггер с единичным спейсером

Пат. 2 693 319 Российская Федерация, МПК H03K 3/00. Самосинхронный динамический двухтактный D-триггер с единичным спейсером. Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич, Хилько Дмитрий Владимирович. Дьяченко Денис Юрьевич, Степченков Дмитрий Юрьевич; заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2018141051; опубл. 02.07.2019, Бюл. № 19.

Реферат: Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных триггерных, регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат заключается в ускорении взаимодействия D-триггера с источником его информационного входа за счет сокращения времени, в течение которого состояние информационного входа D-триггера не должно изменяться после появления низкого уровня на его входе управления. Для этого комбинационный индикаторный выход в самосинхронном двухтактном D-триггере с единичным спейсером преобразуется в последовательностный индикаторный выход (выход с памятью). Это преобразование реализуется введением дополнительного элемента НЕ между комбинационной частью индикаторного элемента и его внешним выводом и введением двух дополнительных связей. Первая связь обеспечивает подключение комбинационного индикаторного выхода к дополнительным входам первой ступени двухтактного триггера, что гарантирует невосприимчивость триггера к изменению состояния компонентов информационного входа. Вторая связь обеспечивает подключение дополнительного элемента НЕ к дополнительным входам индикаторного элемента, что переводит его из комбинационного класса в последовательностный класс. 4 ил.

Самосинхронный динамический однотактный D-триггер с единичным спейсером

Пат. 2 693 318 Российская Федерация, МПК H03K 3/00. Самосинхронный динамический однотактный D-триггер с единичным спейсером. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич; заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2018141050; опубл. 02.07.2019, Бюл. № 19.

Реферат: Изобретение относится к импульсной и вычислительной технике. Технический результат заключается в ускорении взаимодействия D-триггера с источником его информационного входа за счет сокращения времени, в течение которого состояние информационного входа D-триггера не должно изменяться после появления низкого уровня на его входе управления. Для этого комбинационный индикаторный выход в самосинхронном однотактном D-триггере с единичным спейсером преобразуется в последовательностный индикаторный выход (выход с памятью). Это преобразование реализуется введением дополнительного элемента НЕ между комбинационной частью индикаторного элемента и его внешним выводом и введением двух дополнительных связей. Первая связь обеспечивает подключение комбинационного индикаторного выхода к дополнительным входам триггера (бистабильной ячейке), что гарантирует невосприимчивость триггера к изменению состояния компонентов информационного входа. Вторая связь обеспечивает подключение дополнительного элемента НЕ к дополнительным входам индикаторного элемента, что переводит его из комбинационного класса в последовательностный класс и гарантирует невосприимчивость индикаторного выхода к изменению состояния компонентов информационного входа. 4 ил.