Реализация синтеза самосинхронных схем в базисе БМК

Плеханов Л. П., Денисов А. Н., Дьяченко Ю.Г., Мамонов Д.И., Морозов Н.В., Степченков Д.Ю. Реализация синтеза самосинхронных схем в базисе БМК // Наноиндустрия, – М: Техносфера, 2022. Спецвыпуск Т.15, №  S8-1 (113), 2022 – C. 274-282.

DOI: 10.22184/1993-8578.2022.15.8s.274.282. Индексируется в ядре РИНЦ, ВАК, RSCI.

Library reference: Plekhanov L. P., Denisov A. N., Diachenko Yu. G., Mamonov D. I., Morozov N. V., Stepchenkov D. Y. Implementing Self-timed Circuit Synthesis in Gate Array Basis // Nanoindustry Russia – Technosphera JSC, Moscow 2022, Special Issue № S8-1 (113), P. 274-282.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Доклад посвящен реализации автоматизированного синтеза самосинхронных (CC) схем на основе описания схемы на языке Verilog и библиотеки стандартных элементов 5503СС, расширенной специфичными для СС-схем элементами. Программа синтеза имеет графический интерфейс и интегрируется в САПР полузаказных БИС «Ковчег» (МИЭТ).

Abstact: The report describes automated self-timed (ST) circuit synthesis implementation on a base of the circuit’s Verilog-description and the standard cell library 5503CC, extended with the cells specific to ST circuits. The synthesis program has a graphic user interface. It is integrated into gate array CAD «Kovcheg» (MIET).

Средство верификации результата умножения плавающих чисел

Государственная регистрация программы для ЭВМ № 2022669328 от 19.10.2022 Бюл. No 10. Средство верификации результата умножения плавающих чисел. Морозов Николай Викторович, Рождественский Юрий Владимирович, Дьяченко Юрий Георгиевич, Степченков Дмитрий Юрьевич; заявитель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). № заявки 2022668897, дата поступления заявки 13.10.2022.

ЗПрограмма предназначена для визуального контроля промежуточных результатов умножения мантисс двух 64-разрядных или попарно четырех 32-разрядных чисел с плавающей точкой, представленных в соответствии со стандартом IEEE754. Результаты непосредственного умножения мантисс в 128-разрядной сетке выводятся в форму и сравниваются с результатами умножения, полученными формализованными методами: параллельным умножителем двоичных чисел в дополнительном коде, модифицированным алгоритмом Бута с использованием и без использования «дерева» Уоллеса для сложения частичных произведений. Также программа дает возможность проверки, настройки и отладки экспериментальных алгоритмов умножения, представляя результат послойных и пошаговых результатов вычислений в шестнадцатеричном и двоичном виде. Тип ЭВМ: IBM PC-совмест. ПК на базе процессора с архитектурой х32; ОС: Windows 7/8/10.

Оптимизация состава библиотеки элементов для синтеза самосинхронных схем

Плеханов Л.П. Оптимизация состава библиотеки элементов для синтеза самосинхронных схем // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2022. Выпуск 4. С. 15-20.

DOI: 10.31114/2078-7707-2022-4-15-20. Индексируется в РИНЦ, ВАК. URL: http://www.mes-conference.ru/data/year2022/pdf/D072.pdf.

Library reference: Plekhanov L.P. Library composition optimization for self-timed circuit synthesis // Problems of Perspective Micro- and Nanoelectronic Systems Development — 2022. Issue 4. P. 15-20.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Самосинхронные цифровые схемы имеют ряд преимуществ перед другими типами схем. Для обеспечения этих преимуществ необходимо специальное построение и устройств с памятью, и информационной части схем и индикаторной подсхемы. Одними из главных проблем синтеза самосинхронной схемы являются снижение затрат в транзисторах и улучшение быстродействия информационной части схемы и индикаторной подсхемы. Оба показателя прямо зависят от наличия в библиотеке для синтеза однокаскадных элементов с одним выходом и большим числом входов. Целью работы было найти регулярный способ определения таких элементов. Предлагается формализованный метод выбора библиотечных логических элементов для синтеза самосинхронных схем. Метод позволяет сформировать такой состав библиотеки, который будет давать оптимальные решения при синтезе самосинхронных схем с использованием критериев минимального числа транзисторов и максимального быстродействия.

Abstract: Self-timed digital circuits have a number of advantages over other circuit types. To ensure these advantages, it is necessary the special building of the memory units, the information part of the circuits, and an indication subcircuit. One of the main problems of the self-timed circuit synthesis is to reduce costs in transistors and improve the performance of the circuit’s information part and indicator subcircuit. Both factors directly depend on the availability of single-stage cells with one output and a large number of inputs in the library for synthesis. The aim of the work was to find a regular way to define such cells. A formalized method for selecting library logic cells for the synthesis of self-timed circuits is proposed. The method makes it possible to form such a library composition that will give optimal solutions for the self-timed circuit synthesis in terms of complexity in transistors and speed.

Реализация блочного КИХ-фильтра в потоковом рекуррентном сигнальном процессоре

Хилько Д.В. Реализация блочного КИХ-фильтра в потоковом рекуррентном сигнальном процессоре // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2022. Выпуск 4. С. 163-170.

DOI: 10.31114/2078-7707-2022-4-163-170. Индексируется в РИНЦ, ВАК. URL: http://www.mes-conference.ru/data/year2022/pdf/D085.pdf.

Library reference: Khilko D.V. Block FIR filter implementation with a data-flow recurrent signal processor // Problems of Perspective Micro- and Nanoelectronic Systems Development — 2022. Issue 4. P. 163-170.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: В статье рассматриваются аспекты апробации прототипа потокового рекуррентного сигнального процессора на одном из ключевых алгоритмов цифровой обработки сигналов – фильтре с конечной импульсной характеристикой. Первая попытка реализации блочного КИХ-фильтра показала высокий уровень производительности рассматриваемого прототипа. Однако избыточность потоковой программы оказалась слишком высокой. Был осуществлен анализ методов программной и аппаратной оптимизации реализации КИХ-фильтров. По результатам данного анализа определены основные направления для усовершенствования прототипа рекуррентного сигнального процессора. Средства аппаратной поддержки алгоритма Быстрого преобразования Фурье, созданные на более ранних этапах разработки прототипа, были успешно доработаны и использованы для реализации КИХ-фильтра. Данное решение позволило снизить избыточность потоковой программы реализации блочного КИХ-фильтра почти на 80% и повысить скорость загрузки отсчетов обрабатываемого сигнала.

Abstract: The article covers aspects of the prototype approbation of a data-flow recurrent signal processor in the subject area of digital signal processing. A brief description of the scientific and practical results obtained during the development of the considered prototype is presented. A set of BDTIMark2000 benchmarks is selected to assess the prototype performance. The successful testing of the most impactful DSP algorithm — FFT with point-in-place implementation through the introduction of hardware support is especially noted. The next essential algorithm for testing the prototype was a filter with a finite impulse response. The first attempt to implement a block FIR filter showed a high level of performance of the covered prototype.
However, the redundancy of the data-flow program turned out to be too high. Therefore, software and hardware optimi-zation techniques for FIR filters implementation have been analyzed. Based on the analysis results, the main directions for improving the prototype of the recurrent signal processor have been determined. Following techniques have been considered: cyclic addressing mechanisms; hardware support for cycles; optimal memory placement of samples and coeffi-cients; superscalar calculations; parallel and block imple-mentation of the filter; optimization of the multiplier microarchitecture; representation of coefficients in signed-powers-of-two form for implementation without multipliers; distributed arithmetic; multiple constant multiplications.
Applicability analysis of the studied techniques for a proto-type of a recurrent signal processor is covered. It concluded that most of the techniques could be used to improve the FFT hardware support. This hardware has been successfully re-fined and used to implement the FIR filter. The resulting solution reduced the redundancy of the block FIR filter data-flow program by almost 80% and increased the loading speed of the input signal samples.
In conclusion, unresolved problems with the implementation of other types of FIR filters, such as single-sample FIR and complex block FIR are considered. It is shown that the developed tools were designed with the goal of further devel-opment and can be efficiently modified for the effective im-plementation of these filters.

Отказоустойчивые самосинхронные схемы

А.А. Зацаринный, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, Л.П Плеханов. Отказоустойчивые самосинхронные схемы // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2022.  24–26 октября 2022 г., Москва, Россия. Материалы IV Международной конференции. (сборник тезисов). – Москва: МАКС Пресс, 2022. C 176-178.

DOI: https://doi.org/10.29003/m3103.ММMSEC‑2022/176-178. URL: https://mmhs.frccsc.ru/conferences/mmmsec2022/files/ic3msec2022.pdf. Индексируется в Ринц. Докладчик, Дюяченко Ю.Г. отмечен дипломом.

Library reference: A.A. Zatsarinny, Yu.A. Stepchenkov, Yu.G. Diachenko, Yu.V. Rogdestvenski, L.P. Plekhanov. Fault-tolerant self-timed circuits. Mathematical modeling in materials science of electronic components. ICM3SEC–2022. October 24–26, 2022 Moscow, Russia. Proceedings of the International conference (Collection of abstracts). – Moscow : MAKS Press, 2022. P. 176-178.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Статья исследует проблему создания отказоустойчивых
самосинхронных (СС) схем. Использование избыточного СС-кодирования
и двухфазной дисциплины работы обеспечивает более высокую сбое-
устойчивость СС-схем в сравнении с синхронными аналогами. Использо-
вание дублирования канала обработки данных вместо традиционного для
синхронных схем троирования позволяет сократить избыточность СС-схем
в отказоустойчивом исполнении и обеспечивает более высокий уровень
надежности в сравнении с синхронными аналогами.

Abstract: The article considers the problem of developing synchronous and
self-timed (ST) circuits that are tolerant to faults. Redundant ST coding and
two-phase discipline ensures that ST circuits are more tolerant to the faults than
synchronous counterparts. Duplicating ST channels instead of tripling reduces
redundancy of the fault-tolerant ST circuits and retains their reliability level
compared to synchronous counterparts.

Программный комплекс моделирования потоковой рекуррентной многоядерной вычислительной системы (ПК ПОТОК)

Государственная регистрация программы для ЭВМ № 2022667594 от 22.09.2022 Бюл. No 10. Программный комплекс моделирования потоковой рекуррентной многоядерной вычислительной системы (ПК ПОТОК). Хилько Дмитрий Владимирович, Шикунов Юрий Игоревич, Орлов Георгий Александрович,Степченков Юрий Афанасьевич; заявитель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). № заявки 2022667012, дата поступления заявки 16.09.2022.

Программный комплекс моделирования потоковой рекуррентной многоядерной вычислительной системы был разработан в рамках научного проекта «Методы построения и моделирования сложных систем на основе интеллектуальных и суперкомпьютерных технологий, направленные на преодоление больших вызовов», финансируемого Минобрнауки по Соглашению No 075-2020-799 от 29 сентября 2020 г. Программный комплекс предназначен для программного и аппаратного моделирования и отладки различных версий прототипа вычислительной системы на основе многоядерной потоковой рекуррентной архитектуры: инициации вычислений по готовности данных и рекуррентной (сжатой) формой представления теговых полей. В состав комплекса входят следующие модули: интегрированная подсистема имитационного моделирования СИМПРА; интегрированная подсистема аппаратного моделирования СКАТ;
модуль управления картами памяти и данных; модуль управления капсулами; модуль управления do-файлами; интегрированный модуль обработки результатов моделирования ПРАПОР; подсистема автоматизированного построения граф-капсул ГРАФ; подсистема автоматизированной верификации и валидации. Тип ЭВМ: IBM PC — совмест. ПК. ОС: Windows 7/8/10.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Failure-tolerant synchronous and self-timed circuits comparison.

A.A. Zatsarinny, Yu. A. Stepchenkov, Yu. G. Diachenko, Yu. V. Rogdestvenski. Failure-tolerant synchronous and self-timed circuits comparison. RUSSIAN MICROELECTRONICS» (№ 8, 2022).

Индексируется в Scopus, Вак. Принята в печать.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Comparison of Synchronous and Self-Timed Pipeline’s Soft Error Tolerance

Igor Sokolov; Yuri Stepchenkov; Yuri Diachenko. Comparison of Synchronous and Self-Timed Pipeline’s Soft Error Tolerance /2022 International Russian Automation Conference (RusAutoCon), Sochi, Russian Federation, 04-10 September, 2022.— IEEE, P. 217-222.

DOI: 10.1109/RusAutoCon54946.2022.9896353. (Indexed in Scopus, ядро РИНЦ ). URL: https://ieeexplore.ieee.org/document/9896353.

Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Abstract: The current trend in microelectronics is to develop energy-efficient, reliable digital devices for control and life support systems with various complexities. The operation of digital circuits in adverse environmental conditions causes the appearance of faults and short-term soft errors, leading either to stopping the circuit’s functioning or distorting the data processing results. The vast majority of digital circuits are synchronous, using a global clock signal to synchronize events and control the interaction of the overall circuit’s parts. Self-timed (ST) circuits are an alternative to synchronous ones. ST circuits are hardware redundant compared to synchronous counterparts and have several advantages. In particular, ST circuits have better soft error tolerance. The article analyzes the tolerance of synchronous and ST pipelines to a single soft error. The obtained quantitative comparative probability estimates of data processing result distortion in the pipeline due to a soft error in different pipeline stage’s parts prove that the ST pipeline is 2. 5-9.4 times less sensitive to single soft errors than its synchronous counterpart. Tripling a synchronous pipeline makes its complexity comparable to an ST pipeline but does not provide absolute protection against soft errors. Considering other advantages of the ST pipeline compared to the synchronous counterpart, improving its consumer characteristics, it is advisable to use the ST pipeline to implement reliable digital devices for critical applications.

Оценка надежности синхронного и самосинхронного конвейеров

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Оценка надежности синхронного и самосинхронного конвейеров // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 16, № 4, 2022 – 11 С. // Принято к печати

Индексируется в ядре РИНЦ, ВАК, RSCI, Scopus (Q3).

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Самосинхронная (СС) схемотехника является альтернативой синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья исследует иммунность самосинхронных и синхронных схем к однократным кратковременным логическим сбоям с учетом аппаратурной избыточности СС-схем. СС-схемы за счет своей неотъемлемой части – индикаторной подсхемы, – способны обнаружить логический сбой, проявляющийся как инверсия состояния выхода логической ячейки схемы, и приостановить функционирование схемы до его исчезновения. Тем самым, СС-схемы маскируют однократный логический сбой и предотвращают искажение данных. Использование модифицированного гистерезисного триггера для реализации разряда регистра ступени конвейера маскирует практически все логические сбои в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в четыре раза снизить чувствительность СС-регистра к логическим сбоям внутри него. Количественные оценки сбоеустойчивости показывают явное (в 2,5 – 9,4 раза) преимущество СС-конвейера схемы в сравнении с синхронным аналогом.

Abstract: Self-timed (ST) circuitry is an alternative to synchronous circuits. ST circuits have several advantages over their synchronous counterparts due to their redundant complexity. The article investigates the immunity of self-timed and synchronous circuits to a single short-term soft error, considering the hardware redundancy of ST circuits. Due to their indication subcircuit, ST circuits can detect a soft error, which occurs as a logical cell’s output state inversion, and suspend the operation of the circuit until the soft error disappears. Thus, ST circuits mask a single soft error and prevent distortion of the data processing result. Pipeline stage register bit implementation on a  modified hysteretic trigger, preventing sticking in the anti-spacer, masks almost all soft errors in the pipeline stage’s combinational part. The DICE-like implementation of this trigger makes it possible to reduce the sensitivity of the ST register to the internal soft errors by a factor of four. Quantitative estimates of failure tolerance show a clear (by 2.5 — 6.8 times) advantage of the ST pipeline compared with the synchronous counterpart.

Анализ сбоеустойчивости самосинхронного конвейера

Соколов И.А., Степченков Ю.А., Дьяченко Ю.Г., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Анализ сбоеустойчивости самосинхронного конвейера // Системы и средства информатики, 2022. Т. 32. № 4. С. 4-13.

DOI: 10.14357/08696527200305. Индексируется в ядре РИНЦ, ВАК, RSCI.

Library reference: Stepchenkov Yu. A., Diachenko Yu.G., Rogdestvenski Yu. V., Morozov N. V., Stepchenkov D. Yu., Diachenko D. Yu. Self-timed pipeline’s soft error tolerance analysis, 2022. Vol. 32. Iss. 4, P. 4-13.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Практические самосинхронные (СС) схемы реализуются в виде конвейера, аналогично синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья анализирует устойчивость СС-конвейера к однократным логическим сбоям с учетом его аппаратурной избыточности и в предположении, что логический сбой поражает только одну логическую ячейку схемы. За счет своей двухфазной дисциплины работы и обязательной индикации успешного завершения переключения в каждую фазу СС-схемы способны обнаружить логический сбой и приостановить функционирование схемы до его исчезновения. Сбоеустойчивый гистерезисный триггер в составе разряда регистра ступени конвейера обеспечивает иммунность регистра к любому логическому сбою в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в 2,7 раза повысить устойчивость СС-регистра к внутренним логическим сбоям. В целом СС-конвейер оказывается в 2,5 – 9,4 раза устойчивее к однократным логическим сбоям, чем его синхронный аналог.

Abstract: Practical self-timed (ST) circuits are implemented as pipelines, similar to synchronous circuits. ST circuits have some advantages compared to synchronous counterparts but are redundant in hardware. The article analyzes the stability of the ST pipeline to single soft errors, taking into account its hardware redundancy and assuming that each soft error affects only one circuit’s logical cell. Due to their two-phase work discipline and the mandatory indication of the successful completion of the switching in each phase, the ST circuits can detect a soft error and suspend the operation of the circuit until it disappears. A failure-tolerant hysteretic trigger as part of the pipeline stage register’s bit ensures that the register is immune to any soft error in the pipeline stage’s combinational part. The DICE-like implementation of this trigger increases the ST register tolerance to internal soft errors by a factor of 2.7. The ST pipeline is generally 2.5 – 6.8 times more immune to single soft errors than its synchronous counterpart.