Повышение сбоеустойчивости индикации самосинхронных схем

Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко. Повышение сбоеустойчивости индикации самосинхронных схем // Проблемы разработки перспективных микро- и наноэлектронных систем — 2020. Сборник трудов под общ. ред. академика РАН А.Л. Стемпковского, М.: ИППМ РАН, 2020. Выпуск 2. С. 66-72.
DOI: 10.31114/2078-7707-2020-2-66-72

Аннотация: Сложность и площадь топологической реализации индикаторной подсхемы самосинхронной (СС) схемы составляют до 50% от сложности и площади всей СС-схемы. Соответственно, вероятности появления кратковременного логического сбоя, вызываемого ионизационным током из-за внешних причин, в индикаторной подсхеме и в остальной части СС-схемы примерно одинаковы. Сбоеустойчивость индикаторной подсхемы определяется ее иммунностью к логическому сбою в индицируемой СС-схеме и сбоеустойчивостью основного компонента индикации – гистерезисного триггера (Г-триггера). Использование DICE реализации Г-триггера существенно повышает сбоеустойчивость индикаторной подсхемы. В статье предлагается заменить двухтранзисторный конвертор в DICE-реализации Г-триггера четырехтранзисторным конвертором и использовать Г-триггеры с синфазными входами и выходом для организации «дерева» индикаторных элементов, формирующих общий индикаторный выход СС-схемы из частичных индикаторных сигналов. В совокупности с элементами «равнозначность» или «неравнозначность» в качестве первого каскада индикаторной подсхемы такой подход обеспечивает абсолютную защиту от логического сбоя в индикаторной подсхеме и анти-спейсера в индицируемой схеме.

Метод повышения быстродействия самосинхронного умножителя

Ю.В. Рождественский, Ю.А. Степченков, Ю.Г. Дьяченко, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко. Метод повышения быстродействия самосинхронного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем — 2020. Сборник трудов под общ. ред. академика РАН А.Л. Стемпковского, М.: ИППМ РАН, 2020. Выпуск 1. С. 82-88.
DOI: 10.31114/2078-7707-2020-1-82-88

Аннотация: Быстродействие самосинхронных (СС) схем в значительной степени определяется их индикаторной подсхемой. Особенно остро эта проблема стоит в многоразрядных вычислительных СС-схемах, в том числе, в умножителе. Классическая индикация предполагает формирование общего индикаторного выхода для всей СС-схемы, участвующего в запрос-ответном взаимодействии СС-устройств или ступеней СС-конвейера. Многоразрядные СС-схемы, реализующие алгоритмы обработки данных с высокой степенью параллелизма, допускают использование групповой индикации выходов СС-схемы с формированием поразрядных сигналов управления фазами их входов. Статья описывает метод ускорения работы индикаторной подсхемы применительно к СС-умножителю, реализующему модифицированный алгоритм Бута и использующему двухступенчатое «дерево» Уоллеса на сумматорах с избыточным (троичным) и парафазным СС-кодированием их входов и выходов. Поразрядное управление входами обеих ступеней конвейера «дерева» Уоллеса обеспечили повышение быстродействия СС-умножителя 54*54 на 40% за счет увеличения его аппаратных затрат на 2,3-2,5%.

2020 IEEE East-West Design & Test Symposium (EWDTS)

Было принято участие в конференции 2020 IEEE East-West Design & Test Symposium (EWDTS). Был принят следующий доклад по самосинхронной схемотехнике (дополнительная информация — в соответствующем разделе):

Increasing Self-Timed Circuit Soft Error Tolerance

YurIgor Sokolov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski, Denis Diachenko. Increasing Self-Timed Circuit Soft Error Tolerance // 2020 IEEE EAST-WEST DESIGN & TEST SYMPOSIUM Varna, Bulgaria, September 4 – 7, 2020, P. 450-454. (is indexed in Scopus).

Increasing Self-Timed Circuit Soft Error Tolerance

YurIgor Sokolov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski, Denis Diachenko. Increasing Self-Timed Circuit Soft Error Tolerance // 2020 IEEE EAST-WEST DESIGN & TEST SYMPOSIUM Varna, Bulgaria, September 4 – 7, 2020, P. 450-454 . (is indexed in Scopus).

Abstract: Indication subcircuit is an essential part of the selftimed
circuits. It provides acknowledgment of the self-timed
circuit switching completion and ensures correct handshake
interaction between functional blocks. Besides, indication
subcircuit complexity is comparable with the indicated self-timed
circuit’s complexity. So short-term soft errors, induced by the
external and internal causes in both the indication subcircuit and
the indicated self-timed circuit, are equally dangerous. Indication
subcircuit soft error tolerance depends, the first, on its immunity
to soft errors in the indicated self-timed circuit and, the second, on
its failure protection. The first aspect becomes lower critical due
to the XOR cell on the first stage of the indication subcircuit. An
appropriate circuitry basis decreases indication subcircuit
sensitivity to the possible soft errors induced in it. Static and semistatic
Muller’s C-element is a traditional base component used for
indication purposes. Its dual interlocked implementation
improves the indication subcircuit failure protection against soft
errors in its internal nodes, but not sufficiently. The article
proposes a new C-element’s schematic that fully tolerates it
against the soft errors in all internal nodes. Besides, using Celements
with in-phase inputs and output in an indication
pyramid ensures indication subcircuit protection against soft
errors induced at the output of the C-elements. The proposed
approach makes an indication subcircuit fully protected against
all soft errors induced in it.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции или связавшись с авторами доклада / You can get additional information on the content of the article on the conference website or by contacting the authors of the article.

Специализированные преобразователи тегов для рекуррентного обработчика сигналов

Степченков Ю.А., Хилько Д.В., Шикунов Ю.И., Орлов Г.А. Специализированные преобразователи тегов для рекуррентного обработчика сигналов // Проблемы разработки перспективных микро- и наноэлектронных систем — 2020. Сборник трудов под общ. ред. академика РАН А.Л. Стемпковского, М.: ИППМ РАН, 2020. Выпуск 2. С. 73-80.
DOI: 10.31114/2078-7707-2020-2-73-80

Аннотация: Настоящая статья посвящена исследованию применимости специализированных рекуррентных преобразователей в рекуррентном операционном устройстве для задач цифровой обработки сигналов. Рассматриваются основные особенности и существующие проблемы реализации рекуррентности в операционном устройстве, построенном на основе потокового (data-flow) принципа. Приводится анализ ограниченного подмножества алгоритмов цифровой обработки сигналов с целью построения специализированных рекуррентных цепочек и преобразователей их реализующих. Представлены результаты построения некоторых специализированных преобразователей тегов и реализации демонстрационного алгоритма фильтрации Баттерворта.

Устойчивость самосинхронных комбинационных схем к кратковременным логическим сбоям

Ю.А. Степченков, Ю.Г. Дьяченко, Ю. В. Рождественский, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко. Устойчивость самосинхронных комбинационных схем к кратковременным логическим сбоям / Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 30, № 2, 2020 – С. 4-10

DOI:10.14357/08696527200201

Аннотация: Рассматривается вопрос устойчивости самосинхронных (СС) комбинационных схем, изготовленных по технологии комплементарный металл — диэлектрик — полупроводник (КМДП), к кратковременным логическим сбоям (ЛС), вызываемым внешними причинами или внутренними помехами, не приводящими к разрушению полупроводниковых структур. Обсуждаются последствия воздействия физических причин, приводящих к ЛС в микросхеме, изготовленной по КМДП-технологии с проектными нормами 65 нм и ниже. Введена классификация ЛС в СС комбинационных КМДП-схемах в зависимости от времени их появления и типа сбоя. Самосинхронные схемы имеют более высокую степень устойчивости к кратковременным ЛС, чем их синхронные аналоги, благодаря двухфазной дисциплине работы, запрос- ответному взаимодействию и парафазному кодированию информационных сигналов. Предложены схемотехнические и топологические методы, обеспечивающие снижение чувствительности СС комбинационных КМДП-схем к логическим сбоям за счет гарантированного отсутствия биполярного влияния источника ЛС на элементы, формирующие парафазные сигналы, и на их трассы в топологи схемы.

Публикации в журналах ФИЦ ИУ РАН в 2020 году

Приняты к публикации следующие статьи по самосинхронной тематике, которые выйдут в печать в 2020 году:

Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части

Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский, Н. В. Морозов, Д. Ю. Степченков, Д. Ю. Дьяченко. Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 3x, № x, 2020 – С. xx-xx

В статье оценивается вероятность повреждения данных в самосинхронных (СС) схемах, изготовленных по КМДП-технологии с проектными нормами 65 нм и ниже, из-за кратковременных логических сбоев в комбинационной части ступени СС-конвейера, вызванных внешними и внутренними факторами. Выявлены ситуации, способные привести к порче данных в конвейере из-за логических сбоев. Определен уровень естественной защищенности СС-конвейера от логических сбоев в его комбинационной части благодаря свойствам СС-схем (84,4% в наихудшем случае). Предложенные приемы топологического синтеза повышают сбоеустойчивость СС-кон-вейера до 85,6% от всех логических сбоев. Индикация состояния парафазного сигнала, инверсного по отношению к его спейсеру обеспечивает иммунность СС-конвейера к 98,6% одиночных логических сбоев за счет увеличения его аппаратных затрат на 1%.

Повышение сбоеустойчивости самосинхронных схем

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Повышение сбоеустойчивости самосинхронных схем // Информатика и Применения, – М.: ТОРУС ПРЕСС, Т. 1x, № x, 2020 – С. xx-xx

Аннотация: В статье анализируется проблема устойчивости самосинхронных (СС) схем, изготовленных по технологии комплементарный металл-диэлектрик-полупроводник (КМДП) к кратковременным логическим сбоям, генерируемым внешними воздействиями: ядерными частицами, космическими лучами, электромагнитными наводками. Практические СС-схемы реализуются в виде конвейера с запрос-ответным взаимодействием между его ступенями и двухфазной дисциплиной работы с чередованием рабочей фазы и спейсера. Комбинационная часть ступени конвейера использует парафазное со спейсером кодирование информационных сигналов. Индикаторная подсхема ступени конвейера подтверждает окончание переключения всех элементов ступени, возбужденных в текущей фазе работы, и формирует сигналы управления запрос-ответным взаимодействием ступеней конвейера. Рассмотрены физические причины появления логических сбоев и проанализированы типы сбоев, возможных в КМДП СС-схемах с проектными нормами 65 нм и ниже. Сравниваются характеристики сбоеустойчивости разных вариантов СС-регистров хранения. Предлагаются схемотехнические и топологические методы повышения сбоеустойчивости СС-конвейера. Даются оценки сбоеустойчивости СС-конвейера в зависимости от места появления логического сбоя

Универсальный функциональный метод анализа больших самосинхронных схем

Л.П. Плеханов, В.Н. Захаров. Универсальный функциональный метод анализа больших самосинхронных схем / Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 30, № 2, 2020 – С. 11-20

DOI: 10.14357/08696527200202

Аннотация: Одна из главных задач создания самосинхронных (CC) электронных схем- анализ их самосинхронности. Известные событийные методы не обеспечивают полного анализа СС-схем реальной сложности из-за чрезмерного объема вычислений. В рамках функционального подхода предложен универсальный метод, основанный на автоматическом разделении схемы на минимальные СС-ячейки. Метод позволяет радикально уменьшить необходимые вычисления и анализировать самосинхронность схем любого размера.

Публикации в журналах ФИЦ ИУ РАН в 2020 году

Приняты к публикации следующие статьи по рекуррентной тематике, которые выйдут в печать в 2020 году:

Развитие гибридной многоядерной рекуррентной архитектуры на ПЛИС

Ю. А. Степченков, Н. В. Морозов, Ю. Г. Дьяченко, Д.В. Хилько, Д. Ю. Степченков. Развитие гибридной многоядерной рекуррентной архитектуры на ПЛИС // Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 3x, № x, 2020 – С. xx-xx

Аннотация: В работе представлен результат модификации гибридной многоядерной архитектуры рекуррентного сигнального процессора (ГМАРСП) и ее апробации в виде макетного образца на отладочной плате нового поколения HAN Pilot Platform с ПЛИС In-tel Arria10 SoC 10AS066K3F40E2SG на основе VHDL-модели уровня регистровых пере-дач. ГМАРСП состоит из ведущего фон-неймановского процессора на управляющем уровне и потокового процессора с восемью вычислительными ядрами на операционном уровне. Вычислительные ядра объединены капсульным распределителем, обеспечивающим развертывание алгоритмической капсулы в параллельно-последовательный поток команд, и работают с 32-разрядными данными. Аппаратная реализация двухъядерного процессора управляющего уровня Cortex-A9 обеспечила существенное повышение производительности всей ГМАРСП и увеличение точности обработки данных за счет использования 32-разрядных данных с фиксированной точкой. Апробация VHDL-модели модифицированной ГМАРСП на типовом приложении цифровой обработки данных – распознавателе изолированных слов, – показала ее высокую эффективность при работе в режиме реального времени.

Устройство сбоеустойчивого разряда самосинхронного регистра хранения

Пат. 2 725 778 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019142821,; опубл. 06.07.2020 Бюл. № 19. ‑ 11 с.