Синтез самосинхронных схем в базисе БМК

Плеханов Л. П., Денисов А. Н., Дьяченко Ю. Г., Степченков Ю. А., Мамонов Д. И., Степченков Д. Ю. Синтез самосинхронных схем в базисе БМК // Наноиндустрия, 2020. № S96-2. С. 460-470.

DOI: 10.22184/1993-8578.2020.13.3s.460.470. Индексируется в РИНЦ.
ISSN: 1993-8578, eISSN: 2687-0282, Elibrary

Аннотация: Данный доклад посвящен разработке средств автоматизированного синтеза самосинхронных (CC) схем. Рассматриваются особенности реализации СС-схем. Предложен маршрут проектирования цифровых СС СБИС. Описана интеграция разрабатываемых средств в стандартную САПР синхронных СБИС («Ковчег»), обеспечивающая эффективное проектирование действительно СС-схем.

Abstract: This report is devoted to the development of software for automated synthesis of the self-timed (ST) circuits. Peculiarities of the ST circuit implementation have been discussed, and digital ST VLSI design flow has been offered. Besides, the report highlights an integration of the suggested tools into standard synchronous VLSI CAD (“Kovcheg”), which provides the effective design of real ST circuits.

Развитие гибридной многоядерной рекуррентной архитектуры на ПЛИС

Степченков Ю. А., Морозов Н. В., Дьяченко Ю. Г., Хилько Д. В., Степченков Д. Ю. Развитие гибридной многоядерной рекуррентной архитектуры на ПЛИС // Системы и средства информатики, 2020. Т. 30. № 4. С. 95-101.

DOI:10.14357/08696527200409. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Представлен результат модификации гибридной многоядерной архитектуры рекуррентного сигнального процессора (ГМАРСП) и ее апробации в виде макетного образца на отладочной плате нового поколения HAN Pilot Platform с программируемой логической интегральной схемой (ПЛИС) Intel Arria10 SoC 10AS066K3F40E2SGна основе VHDL (very high speed integrated circuits) модели уровня регистровых передач. Гибридная многоядерная архитектура рекуррентного сигнального процессора состоит из ведущего фон- неймановского процессора на управляющем уровне и потокового процессора с восемью вычислительными ядрами (ВЯ) на операционном уровне. Вычислительные ядра объединены капсульным распределителем, обеспечивающим развертывание алгоритмической капсулы в параллельно-последовательный поток команд, и работают с 32-разрядными данными. Аппаратная реализация двухъядерного процессора управляющего уровня Cortex-A9 обеспечила существенное повышение производительности всей ГМАРСП и увеличение точности обработки данных за счет использования 32-разрядных данных с фиксированной точкой. Апробация VHDL-модели модифицированной ГМАРСП на типовом приложении цифровой обработки данных — распознавателе изолированных слов (РИС) — показала ее высокую эффективность при работе в режиме реального времени.

Abstract: The paper presents the result of modification of the multicore hybrid architecture for recurrent signal processing (HARSP) and discusses its approbation as a prototype on the next-generation HAN Pilot Platform development board with FPGA (field-programmable gate array) Intel Arria10 SoC 10AS066K3F40E2SG on the basis of the register transfer level VHDL (very high speed integrated circuits) model. Hybrid architecture for recurrent signal processing contains the control level, implemented as von Neumann processor, and the operational level represented by the data-flow processor with eight computing cores. A capsule distributor combines all computing cores. It provides algorithmic capsule explication into a parallel-serial command flow and processes 32-bit data. Hardware implementation of the control level dual-core processor Cortex-A9 improved HARSP performance radically and increased data processing accuracy due to using 32-bit fixed-point operands. Modified HARSP VHDL-model approbation on a typical data processing application, namely, isolated word recognition, proved HARSP high efficiency in real-time mode operation.

Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части // Системы и средства информатики, 2020. Т. 30. № 3. С. 49-55.

DOI: 10.14357/08696527200305. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Оценивается вероятность повреждения данных в самосинхрон- ных (СС) схемах, изготовленных по КМДП-технологии с проектными нормами 65 нм и ниже, из-за кратковременных логических сбоев (ЛС) в комбинационной части ступени СС-конвейера, вызванных внешними и внутренними факторами. Выявлены ситуации, способные привести к порче данных в конвейере из-за ЛС. Определен уровень естественной защищенности СС-кон- вейера от ЛС в его комбинационной части благодаря свойствам СС-схем (84,4% в наихудшем случае). Предложенные приемы топологического синтеза повышают сбоеустойчивость СС-конвейера до 85,6% от всех ЛС. Индикация состояния парафазного сигнала, инверсного по отношению к его спейсеру, как спейсера обеспечивает иммунность СС-конвейера к 98,6% одиночных ЛС за счет увеличения его аппаратных затрат всего на 1%.

Abstract: The paper estimates the data corruption probability in self-timed circuits manufactured by a standard 65-nanometer and below CMOS process because of short-term soft errors that occurred in the pipeline combinational part. Soft errors appear as a result of the external causes and internal noise sources. The paper analyzes events able to lead to data corruption in the pipeline due to soft errors. In the worth case, self-timed pipeline is naturally immune to 84.4% soft errors in its combinational part due to self-timed circuit features.
Proposed layout synthesis techniques increase soft error tolerance of the pipeline up to 85.6%. Indication of the state of the paraphase signal, inversed to its spacer, as spacer provides self-timed pipeline immunity to 98.6% of single soft errors at the expanse of pipeline hardware complexity by less than 1 %.

Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)

Зарегистрирована программа «Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)»
Государственная регистрация программы для ЭВМ № 2020665889 от 02.12.2020 Бюл. №12. Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB). Плеханов Леонид Петрович; заявитель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). № заявки 2020665098, дата поступления заявки 24.11.2020.

Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)

Государственная регистрация программы для ЭВМ № 2020665889 от 02.12.2020 Бюл. №12. Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB). Плеханов Леонид Петрович; заявитель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). № заявки 2020665098, дата поступления заявки 24.11.2020.

Программа предназначена для автоматического синтеза комбинационных самосинхронных схем. Исходными данными программы являются описание схемы в логических функциях на языке Verilog, самосинхронные атрибуты входов и выходов, описание библиотеки элементов на внутреннем языке, критерий выбора элементов — площадь на кристалле или средняя задержка. Программа формирует структурное описание самосинхронной схемы в элементах библиотеки на языке Verilog, включающее индикаторную подсхему, необходимую для самосинхронности. Программа может использоваться для проектирования самосинхронных микросхем полузаказной или заказной технологии. Программа обеспечивает: считывание задания на синтез с указанием библиотеки и критерия оптимизации; считывание входного описания логических функций на языке Verilog; считывание параметров библиотеки; сообщения об ошибках; синтез логической части с декомпозицией сложных функций; синтез индикаторной части с одним индикаторным выходом для всей схемы; расчет самосинхронных атрибутов выходов схемы. Тип ЭВМ: IBM-совместимый ПК.; ОС: Windows-10.

Публикация в журнале Mathematics

Подготовлена публикация в спец-выпуск журнала Mathematics (https://www.mdpi.com/journal/mathematics), Q1 WoS, с названием: Control, Optimization, and Mathematical Modeling of Complex Systems.
Название статьи: «Математическое моделирование сбоеустойчивости синхронных и самосинхронных цифровых схем» (рус.) и «Mathematical Modeling of Synchronous and Self-Timed Digital Circuits’ Failure Tolerance» (eng). Статья базируется на опубликованных результатах коллектива в области проектирования сбоеустойчивых вариантов исполнения самосинхронных схем.

Аннотация: Данная статья посвящена математическому моделированию и сравнительному анализу синхронной и самосинхронной (СС) методологий проектирования высоконадежных СБИС и суперкомпьютеров на их основе. Подробно рассматриваются вопросы сбоеустойчивости и дается оценка эффективности применения обеих методологий на примерах использования основных методов повышения сбоеустойчивости. Подтверждено значительное увеличение времени бессбойной работы (в 1,28 – 2,45 раза) СС-схемотехники в сравнении с синхронными аналогами. Выделены наиболее существенные особенности СС-схемотехники, обеспечивающие повышение сбоеустойчивости СС СБИС. Предложены схемотехнические методы повышения сбоеустойчивости СС СБИС, увеличивающие время их бессбойной работы до 3,1 раз для комбинационных СС-схем и до 3,6 раз для СС-схем триггерного типа. Показано, что глубокое резервирование дает заметный выигрыш при разбиении всей схемы на 2 – 5 последовательных фрагмента. Наибольшее влияние на величину интервала бессбойной работы оказывает плотность вероятности одиночных сбоев, заметно снижающаяся при использовании помехоустойчивого кодирования данных. Сформулированы направления дальнейшей работы по повышению сбоеустойчивости СС-схем.

Abstract: The paper is devoted to a mathematical modeling and comparative analysis of synchronous and self-timed (ST) methodology for designing highly reliable VLSI and supercomputers based on them. The paper considers in detail fault tolerance issues and evaluates both methodologies application effectiveness on examples of using the basic methods of increasing fault tolerance. Analysis has proved that ST circuitry demonstrates a meaningful increase in the failure-free operation time (1.28 – 2.45 times) in comparison to synchronous analogs. The paper highlights the ST circuitry’s most significant features, which increase ST VLSI fault tolerance. Proposed circuitry methods improve ST VLSI fault tolerance and increase their failure-free operation time up to 3.1 times for combinational ST circuits and up to 3.6 times for sequential ST circuits. The paper shows that deep redundancy gives a noticeable improvement when splitting the entire scheme into 2 – 5 consecutive fragments. Single failures density probability sensitively affects the failure-free operation interval and significantly falls when using error-correcting data coding. The paper formulates directions for further work on the ST circuits’ reliability features improvement.

Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения

А. А. Зацаринный, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2020. 19–20 октября 2020 г., Москва: Материалы II Международной конференции. – Москва : МАКС Пресс, 2020. – С 114-116.
ISBN 978-5-317-06483-9
DOI: https://doi.org/10.29003/m1506.ММMSEC-2020

Аннотация: В работе предлагаются конструктивные и схемотехнические решения для реализации высокопроизводительных компьютеров следующего поколения. Они основаны на методологии проектирования самосинхронных схем и обеспечивают повышение устойчивости вычислительных систем к логическим сбоям, являющимся следствием наведенных помех и радиационного воздействия.

МАТЕМАТИЧЕСКОЕ МОДЕЛИРОВАНИЕ В МАТЕРИАЛОВЕДЕНИИ ЭЛЕКТРОННЫХ КОМПОНЕНТОВ II

Было принято участие в Второй Международной конференции «Математическое моделирование в материаловедении электронных компонентов» МММЭК-2020, организованной ФИЦ ИУ РАН, ВМК МГУ, АО НИИМЭ, МАИ, был представлен доклад «Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения». По материалам конференции опубликован сборник тезисов.

А. А. Зацаринный, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2020. 19–20 октября 2020 г., Москва: Материалы II Международной конференции. – Москва : МАКС Пресс, 2020. – С 114-116.
ISBN 978-5-317-06483-9
DOI: https://doi.org/10.29003/m1506.ММMSEC-2020

Аннотация: В работе предлагаются конструктивные и схемотехнические решения для реализации высокопроизводительных компьютеров следующего поколения. Они основаны на методологии проектирования самосинхронных схем и обеспечивают повышение устойчивости вычислительных систем к логическим сбоям, являющимся следствием наведенных помех и радиационного воздействия.

Патент «Устройство сбоеустойчивого разряда самосинхронного регистра хранения»

Был получен Пат. 2 733 263 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2020109846; опубл. 01.10.2020, Бюл. № 28.

Постоянная ссылка с дополнительной информацией тут.

Устройство сбоеустойчивого разряда самосинхронного регистра хранения

Пат. 2 733 263 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2020109846; опубл. 01.10.2020, Бюл. № 28.

Реферат: Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат — повышение сбоеустойчивости устройства разряда самосинхронного регистра хранения с нулевым или единичным спейсером. Устройство построено на основе С-элементов за счет встраивания в С-элемент дополнительного р-МОП или n-МОП транзистора, управляемого инверсным выходом другого С-элемента этого же разряда регистра, и использования элемента «равнозначность» или «неравнозначность» в качестве индикаторного элемента разряда регистра хранения, при этом в схеме устройства разряда самосинхронного регистра хранения, содержащей индикаторный элемент 2ИЛИ-НЕ или 2И-НЕ, парафазный информационный вход, вход управления, парафазный информационный выход и индикаторный выход, используются трехвходовые С-элементы, имеющие два выхода, третий вход одного С-элемента соединен со вторым выходом другого С-элемента и наоборот. 4 з.п. ф-лы, 5 ил.