Участие в конференции МЭС-2020

Было подано и принято три доклада на IX Всероссийскую научно-техническую конференцию Проблемы Разработки перспективных микро- и нано электронных систем МЭС-2020. Два из них посвящены самосинхронной схемотехнике.

Метод повышения быстродействия самосинхронного умножителя

Ю.В. Рождественский, Ю.А. Степченков, Ю.Г. Дьяченко, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко. Метод повышения быстродействия самосинхронного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем – 2020. DOI: 10.31114/2078-7707-2020-1-82-88

Аннотация — Быстродействие самосинхронных (СС) схем в значительной степени определяется их индикаторной подсхемой. Особенно остро эта проблема стоит в многоразрядных вычислительных СС-схемах, в том числе, в умножителе. Классическая индикация предполагает формирование общего индикаторного выхода для всей СС-схемы, участвующего в запрос-ответном взаимодействии СС-устройств или ступеней СС-конвейера. Многоразрядные СС-схемы, реализующие алгоритмы обработки данных с высокой степенью параллелизма, допускают использование групповой индикации выходов СС-схемы с формированием поразрядных сигналов управления фазами их входов. Статья описывает метод ускорения работы индикаторной подсхемы применительно к СС-умножителю, реализующему модифицированный алгоритм Бута и использующему двухступенчатое «дерево» Уоллеса на сумматорах с избыточным (троичным) и парафазным СС-кодированием их входов и выходов. Поразрядное управление входами обеих ступеней конвейера «дерева» Уоллеса обеспечили повышение быстродействия СС-умножителя 54*54 на 40% за счет увеличения его аппаратных затрат на 2,3-2,5%.

Повышение сбоеустойчивости индикации самосинхронных схем

Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко. Повышение сбоеустойчивости индикации самосинхронных схем // Проблемы разработки перспективных микро- и наноэлектронных систем – 2020. DOI: 10.31114/2078-7707-2020-2-66-72

Аннотация — Сложность и площадь топологической реализации индикаторной подсхемы самосинхронной (СС) схемы составляют до 50% от сложности и площади всей СС-схемы. Соответственно, вероятности появления кратковременного логического сбоя, вызываемого ионизационным током из-за внешних причин, в индикаторной подсхеме и в остальной части СС-схемы примерно одинаковы. Сбоеустойчивость индикаторной подсхемы определяется ее иммунностью к логическому сбою в индицируемой СС-схеме и сбоеустойчивостью основного компонента индикации – гистерезисного триггера (Г-триггера). Использование DICE реализации Г-триггера существенно повышает сбоеустойчивость индикаторной подсхемы. В статье предлагается заменить двухтранзисторный конвертор в DICE-реализации Г-триггера четырехтранзисторным конвертором и использовать Г-триггеры с синфазными входами и выходом для организации «дерева» индикаторных элементов, формирующих общий индикаторный выход СС-схемы из частичных индикаторных сигналов. В совокупности с элементами «равнозначность» или «неравнозначность» в качестве первого каскада индикаторной подсхемы такой подход обеспечивает абсолютную защиту от логического сбоя в индикаторной подсхеме и анти-спейсера в индицируемой схеме.

Self-Timed Circuitry Retrospective

Victor Zakharov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski. Self-Timed Circuitry Retrospective // 2020 International Conference Engineering Technologies and Computer Science EnT 2020 Moscow, Russia24-27 June 2020. P. 58-64. (indexed in Scopus).
DOI 10.1109/EnT48576.2020.0001

Abstract—The paper compares synchronous and self-timed methodologies for designing digital circuits. Self-timed circuits proposed by D. Muller in the mid-twentieth century have several advantages over synchronous counterparts. They maintain functional performance at any cell delays, do not require global synchronization, and identify constant failures. The data redundancy and associated hardware redundancy provide these self-timed circuit properties. The practical design of self-timed units of varying complexity has proven the effectiveness of self-timed solutions, especially in highly reliable and fault-tolerant applications. The paper presents the resultsof comparative measurements of test chips of synchronous and self-timed circuits, the performance, and immunity evaluations of self-timed circuits of different complexity levels. The proposed method of group indication of multi-bit self-timed circuits increases their performance by 40% due to a slight increase (less than 3%) in hardware complexity.

В.Н. Захаров, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский Ретроспектива самосинхронной схемотехники

Abstract—Статья посвящена сравнению синхронной и самосинхронной методологий проектирования цифровых микросхем. Самосинхронные схемы, предложенные Маллером Д. в середине двадцатого века, обладают рядом преимуществ по сравнения с синхронными аналогами. Они сохраняют функциональную работоспособность при любых задержках элементов, не требуют глобальной синхронизации, выявляют константные неисправности. Эти свойства самосинхронных схем обеспечиваются избыточным кодированием данных и связанной с ним аппаратной избыточностью. Практическая разработка самосинхронных устройств разной сложности доказала эффективность самосинхронных решений, особенно в высоконадежных и отказоустойчивых применениях. Статья приводит результаты сравнительных испытаний тестовых кристаллов синхронных и самосинхронных схем, оценки быстродействия и иммунности самосинхронных схем разного уровня сложности. Предложенный метод групповой индикации многоразрядных самосинхронных схем повышает их быстродействие на 40% за счет незначительного увеличения (менее 3%) аппаратных затрат.

Дополнительную информацию о статье вы можете получить на сайте конференции или связавшись с авторами статьи.

Improvement of the Quasi Delay-Insensitive Pipeline Noise Immunity

Yuri Stepchenkov, Anton Kamenskih, Yuri Diachenko,Yuri Rogdestvenski, and Denis Y. Diachenko. Improvement of the Quasi Delay-Insensitive Pipeline Noise Immunity // The 11th International Conference on Dependable Systems, Services and Technologies (DESSERT’2020) Ukraine, Kyiv, May 14-18, 2020, P. 47-51. (indexed in Scopus).
DOI: 10.1109/DESSERT50317.2020.9125021

Abstract—the paper examines the immunity of Quasi Delay-Insensitive (QDI) circuits to soft errors caused by noises. The considered noise sources are internal and external events: layout wires crosstalk, interference on the power and ground buses, electromagnetic pulse. The paper suggests using the failsafe QDI circuits discipline and layout methods that reduce dual-rail signal sensitivity to noises. Indication of dual-rail signal forbidden state as a spacer increases QDI circuits immunity to soft errors. Using a modified C-element to implement a pipeline stage register bit reduces the danger of the pipeline deadlock. It improves the immunity of the QDI pipeline to the noise soft errors by 11% (up to 97.8%).

Формирователь парафазного сигнала с единичным спейсером

Пат. 2718220 Российская Федерация, МПК H03K 3/00. Формирователь парафазного сигнала с единичным спейсером. Зацаринный Александр Алексеевич, Козлов Сергей Витальевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019140931,; опубл. 31.03.2020  Бюл. № 10. ‑ 7 с.

Формирователь парафазного сигнала с нулевым спейсером

Пат. 2718221 Российская Федерация, МПК H03K 3/00. Формирователь парафазного сигнала с нулевым спейсером. Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич, Рождественский Юрий Владимирович, Плеханов Леонид Петрович, : заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2019140932; опубл. 31.03.2020  Бюл. № 10. ‑ 7 с.

Improvement of the Natural Self-Timed Circuit Tolerance to Short-Term Soft Errors

Yuri Afanasyevich Stepchenkov, Anton Nikolaevich Kamenskih, Yuri Georgievich Diachenko, Yuri Vladimirovich Rogdestvenski, Denis Yuryevich Diachenko. Improvement of the Natural Self-Timed Circuit Tolerance to Short-Term Soft Errors / Advances in Science, Technology and Engineering Systems Journal Vol. 5, No. 2, 44-56 (2020). DOI: 10.25046/aj050206

Abstract — The paper discusses the features of the implementation and functioning of digital self-timed circuits. They have a naturally high tolerance to short-term single soft errors caused by various factors, such as nuclear particles, radiation, and others. Combinational self-timed circuits using dual-rail coding of signals are naturally immune to 91% of typical soft errors classified in the paper. The remaining critical soft errors are related to the state of the dual-rail signal, opposite to the spacer and forbidden in traditional dual-rail coding of signals. Paper proposes to consider this state as the second spacer and to indicate it as a spacer to increase the self-timed circuit tolerance to soft errors. Together with an improved indication of the self-timed pipeline, this provides masking of 100% of the considered typical soft errors in combinational self-timed circuits. Due to internal feedback, self-timed latches and flip-flops are less protected from soft errors, as are synchronous memory cells. But thanks to their indication and the input and output signals generation discipline, they are also immune to 89% of typical soft errors. Usage of the self-timed latches and flip-flops with dual-rail coding of information outputs increases the tolerance of self-timed latches and flip-flops to soft errors by 2%. Application of the DICE-like approach to circuitry and layout design of sequential self-timed circuits provide an increase in their tolerance to the single soft errors up to the level of 100%.

Self-Timed Multiply-add-subtract Unit Alternates

Yury A. Stepchenkov, Yury G. Diachenko, Yury V. Rogdestvenski, Denis Y. Diachenko, Yury I. Shikunov.  Self-Timed Multiply-add-subtract Unit Alternates // 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) Moscow, Russia, January 27-30, 2020. — IEEE, P. 1864-1868. (indexed in Scopus). DOI: 10.1109/EIConRus49466.2020.9039039

Abstract—Paper presents the results of a study of the selftimed fused multiply-add-subtract unit (FMAS) alternates. All FMAS alternates comply with the IEEE 754 standard and use the modified Booth algorithm to multiply two input 64-bit operands, followed by the addition and subtraction of the third operand. They differ from each other by internal signals self-timed coding: dual-rail, redundant ternary, or redundant quaternary code. The paper analyzes and compares their features, offers their optimized pipeline implementations and recommendations for their use. FMAS alternates have approximately the same performance but different hardware costs and layout sizes.

За дополнительной информацией о докладе вы можете обратиться на сайт конференции или к авторам доклада.

Анализ самосинхронности электронных схем на нижнем уровне иерархии

Плеханов Л.П. Анализ самосинхронности электронных схем на нижнем уровне иерархии. Системы и средства информатики // Системы и средства информатики» – М.: ТОРУС ПРЕСС, Т. 26, № 2, 2016 – С. 23-42.
DOI: 10.14357/08696527160202

Аннотация: Самосинхронные электронные схемы, обладающие уникальными свойствами, требуют обязательного анализа на свойство самосинхронности. При анализе необходимо вычислить и проверить все рабочие состояния схемы и переходы между ними. Существующие событийные методы оперируют всеми уравнениями схемы одновременно. Для практических схем большого размера анализ этими методами приводит к неприемлемым вычислительным затратам. Предложенный ранее автором функциональный иерархический метод позволяет анализировать схемы по частям «снизу вверх». Уравнения схемы анализируются только на нижнем уровне иерархии, на верхних уровнях используются взаимосвязи фрагментов и параметры, полученные на нижних уровнях. Метод обеспечивает эффективный анализ схем все возрастающих размеров. В данной статье подробно описывается функциональный метод на нижнем уровне иерархии.