Аппаратная реализация рекуррентного обработчика сигналов

Степченков Ю.А., Морозов Н.В., Дьяченко Ю.Г., Хилько Д.В. Аппаратная реализация рекуррентного обработчика сигналов // Системы и средства информатики, 2021. Т. 31. № 3. С. 113-122.

DOI: 10.14357/08696527210310. (Индексируется в РИНЦ, ВАК, RSCI). URL: http://www.ipiran.ru/journal/collected/2021_31_03_rus/Vol31_Issue3_2021.pdf.

Translation: Stepchenkov Yu.A., Morozov N.V., Diachenko Yu.G., Khilko D.V. Hardware Implementation of Recurrent Signal Processor // Systems and means of informatics, 2021. Vol. 33. Iss. 3, P. 113-122.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Аннотация: Представлены результаты аппаратной реализации гибридной многоядерной архитектуры рекуррентного сигнального процессора (ГМАРСП) в виде VHDL-модели уровня регистровых передач и ее апробации в виде макетного образца на отладочной плате с программируемой логической интегральной схемой (ПЛИС) Intel Arria10. Гибридная многоядерная архитектура рекуррентного сигнального процессора состоит из ведущего фон-неймановского процессора, реализующего управляющий уровень архитектуры, и потокового процессора с четырьмя вычислительными секциями на операционном уровне архитектуры. Аппаратная модель ГМАРСП представляет собой совокупность программной или аппаратной реализации управляющего процессора (УП) и VHDL-модели операционного уровня ГМАРСП. Программная реализация УП предоставляется системой Quartus автоматизированного проектирования цифровых СБИС на ПЛИС фирмы Intel. Аппаратную реализацию УП в виде двухъядерного процессора Cortex-A9 обеспечивает ПЛИС на отладочной плате.

Abstract: The paper presents the results of hybrid architecture of recurrent
multicore signal processor (HARMSP) hardware implementation as register
transfer level VHDL-model and its prototype approbation on a development
board with Intel Arria10 field-programmable gate array (FPGA). HARMSP
consists of von-Neumann master processor at control architecture level and
data-flow recurrent processor with four computing sections at operational level.
Hardware HARMSP model is a complex of software or hardware control
processor (CP) implementation and operational level VHDL-model. CAD
Quartus (Intel) provides the software CP implementation on FPGA, whereas
SoC FPGA on the development board contains the hardware CP implementation
as dual-core Cortex-A9 processor.

Аппаратная верификация рекуррентного обработчика сигналов на ПЛИС

Дьяченко Ю.Г., Степченков Ю.А., Морозов Н.В., Хилько Д.В., Степченков Д.Ю., Шикунов Ю.И. Аппаратная верификация рекуррентного обработчика сигналов на ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 2. С. 77-82.

DOI: 10.31114/2078-7707-2021-2-77-82. (Индексируется в РИНЦ). URL: http://www.mes-conference.ru/data/year2021/pdf/D016.pdf.

Translation: Diachenko Yu.G., Stepchenkov Yu.A., Morozov N.V., Khilko D.V., Stepchenkov D.Yu., Shikunov Yu.I. Hardware verification of the recurrent signal processor on FPGA // Problems of Perspective Micro- and Nanoelectronic Systems Development — 2021. Issue 2. P. 77-82.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Аннотация: В работе представлены результаты верификации аппаратной реализации гибридной многоядерной архитектуры рекуррентного сигнального процессора (ГМАРСП), представленной VHDL-моделью уровня регистровых передач. Макетный образец реализован на отладочной плате HAN Pilot Platform с программируемой логической интегральной схемой (ПЛИС) Intel Arria10 SoC 10AS066K3F40E2SG с помощью системы Quartus Pro 18 (Intel). ГМАРСП включает ведущий фон-неймановский процессор в качестве управляющего уровня и потоковый процессор с четырьмя вычислительными ядрами в качестве операционного уровня. В составе макетного образца управляющий процессор (УП) реализуется либо программно (NIOS II), либо аппаратно (ARM Cortex-A9). Тестирование аппаратной реализации ГМАРСП на типовом приложении цифровой обработки данных – распознавателе изолированных слов (РИС) – на отладочной плате подтвердило ее битэкзектность имитационной модели ГМАРСП и исходной С++ модели РИС. Достигнутая производительность аппаратной реализации ГМАРСП обеспечивает работу РИС на отладочной плате в режиме реального времени. Верификация аппаратной реализации ГМАРСП на синтетических тестах, покрывающих основную часть алгоритмов цифровой обработки сигналов, показала, что ее производительность в среднем на 5% превышает производительность процессора обработки цифровых данных C55x фирмы Texas Instruments.

Abstract: Paper represents Hybrid Architecture of Recurrent Multi-core Signal Processor (HARMSP) hardware implementation results. It describes HARMSP’s register transfer level model in VHDL and hardware prototype on HAN Pilot Platform demo-board with field-programmable gate array (FPGA) Intel Arria10 SoC 10AS066K3F40E2SG. HARMSP consists of a von Neumann master processor on a control level and a dataflow processor on an operational level. Dataflow processor includes four computing cores. HARMSP’s hardware model combines program or hardware implementation of the controlling processor (CP) and VHDL model of the operational level. CP’s program implementation is a default option provided by Quartus software (Intel) for FPGA. FPGA Intel Arria10 SoC on demo-board provides CP’s hardware implementation as Cortex-A9 two-core processor. Testing the HARMSP’s hardware prototype on demo-board using an isolated word recognizer as a typical data processing application has proved that the hardware model is bit-exact with HARMSP’s imitation model. The HARMSP’s hardware prototype’s achieved performance ensures isolated word recognizer’s operation in real-time mode on demo-board. It is slightly better than the performance of the C55x (Texas Instruments) digital signal processor.

Повышение сбоеустойчивости самосинхронного троичного умножителя

Дьяченко Ю.Г., Степченков Ю.А., Рождественский Ю.В., Морозов Н.В., Степченков Д.Ю., Рождественскене А.В. Повышение сбоеустойчивости самосинхронного троичного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 2. С. 70-76.

DOI:10.31114/2078-7707-2021-2-70-76. (Индексируется в РИНЦ). URL: http://www.mes-conference.ru/data/year2021/pdf/D015.pdf.

Library reference: Diachenko Yu.G., Stepchenkov Yu.A., Rozhdestvenskij Yu.V., Morozov N.V., Stepchenkov D.Yu., Rogdestvenskene A.V. Improvement of Ternary Self-Timed Multiplier Soft Error Tolerance // Problems of Perspective Micro- and Nanoelectronic Systems Development — 2021. Issue 2. P. 70-76.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Аннотация: Самосинхронные (СС) схемы в большей степени устойчивы к кратковременным логическим сбоям, чем их синхронные аналоги, благодаря СС-кодированию информационных сигналов, двухфазной дисциплине функционирования и запрос-ответному взаимодействию частей СС-схемы. Специальные схемотехнические и топологические приемы позволяют дополнительно повысить их естественную сбоеустойчивость. В значительной мере это обеспечивается использованием нового принципа индикации СС-сигналов. Классическая индикация строится на основе детектирования единственного спейсерного состояния информационного СС-сигнала в предположении, что остальные состояния являются разрешенными рабочими состояниями. Но при наличии логического сбоя это предположение оказывается неверным. Статья описывает способ повышения помехоустойчивости одноразрядного троичного СС-сумматора и умножителя на его основе. Приведены вероятностные оценки устойчивости исходного и улучшенного в этом отношении умножителя к кратковременным логическим сбоям. Показано, что за счет усложнения индикации одноразрядного сумматора и соответствующего увеличения на 27% аппаратных затрат умножителя 54×54 достигается увеличение времени его бессбойной работы в 1,9 раза.

Abstract: Self-timed (ST) circuits are more short-term soft error tolerant than their synchronous counterparts due to the ST coding of information signals, two-phase operation discipline, and request-acknowledge interaction of ST circuit’s parts. Special circuitry and layout techniques make it possible to increase their natural failure tolerance further. New ST signal indication principles essentially ensure this. The classical ST indication detects a single spacer state of the information ST signal. It assumes that the remaining states are only allowed working states. However, in the presence of a soft error, this assumption turns out to be incorrect. The article describes a method for increasing the noise immunity of a one-bit ternary ST adder and a multiplier based on this adder. It presents probabilistic soft error tolerance estimates for the original and improved multiplier in this respect. It is shown that due to the complication of a one-bit adder’s indication and the corresponding 27% increase in the hardware costs of the multiplier 54×54, its failure-free operation time rises by 1.9 times.

Self-timed look up table for ULAs and FPGAs

Tyurin S. F., Skornyakova A. Yu., Stepchenkov Y. A., Diachenko Y. G. Self-timed look up table for ULAs and FPGAs // Radio Electronics, Computer Science, Control, 2021. No 1, P. 36-45.

DOI: 10.15588/1607-3274-2021-1-4

Abstract: Context. Self-Timed Circuits, proposed by D. Muller on the rise of the digital era, continues to excite researchers’ minds. These circuits started with the task of improving performance by taking into account real delays. Then Self-Timed Circuits have moved into the field of green computing. At last, they are currently positioned mainly in the field of fault tolerance. There is much redundancy in Self-Timed Circuits. It is believed that Self-Timed Circuits approaches will be in demand in the nano-circuitry when a synchronous approach becomes impossible. Strictly Self-Timed Circuits check transition process completion for each gate’s output. For this, they use so-called D. Muller elements (C-elements, hysteresis flip-flops, G-flip-flops). Usually, Self-Timed Circuits are designed on Uncommitted Logic Array. Now an extensive base of Uncommitted Logic Array Self-Timed gates exists. It is believed that Self-Timed Circuits are not compatible with FPGA technology. However, attempts to create self-timed FPGAs do not stop. The article proposes a Self-Timed Lookup Table for the Self-Timed Uncommitted Logic Array and the Self-Timed FPGA, carried out either by constants or utilizing additional memory cells. Authors proposed 1,2 – Self-Timed Lookup Table and described simulation results.
Objective. The work’s goal is the analysis and design of the Strictly Self-Timed universal logic element based on Uncommitted Logic Array cells and pass-transistors circuits.
Methods. Analysis and synthesis of the Strictly Self-Timed circuits with Boolean algebra. Simulation of the proposed element in the CAD “ARC”, TRANAL program, system NI Multisim by National Instruments Electronics Workbench Group, and layout design by Microwind. The reliability theory and reliability calculations in PTC Mathcad.
Results. Authors designed, analyzed, and proved the Self-Timed Lookup Table’s workability for the Uncommitted Logic Arrays and FPGAs. Layouts of the novel logic gates are ready for manufacturing.
Conclusions. The conducted studies allow us to use proposed circuits in perspective digital devices.

Аннотация: Актуальность. Самосинхронные схемы, предложенные Д. Маллером на заре цифровой эры, продолжают волновать умы исследователей. Эти схемы стартовали с задач повышения производительности с учетом реальных задержек. Затем самосинхронные схемы перешли в область «зеленых» вычислений и, наконец, в настоящее время позиционируются в основном в области отказоустойчивости. В самосинхронных схемах много избыточности. Считается, что подходы самосинхронных схем будут востребованы в нано-схемотехнике, когда синхронный подход становится невозможным. Строго самосинхронные схемы анализируют окончание переходного процесса на выходах каждого вентиля, используя так называемые элементы Маллера (C-элементы, гистерезисные триггеры, G-триггеры). Обычно самосинхронные схемы разрабатываются для базовых матричных кристаллов. Имеется обширная база самосинхронных схем базовых матричных кристаллов. Считается, что самосинхронные схемы не совместимы с технологией FPGA. Но попытки создания самосинхронных ПЛИС не прекращаются. В статье предлагается строго самосинхронный генератор функций для самосинхронных схем базовых матричных кристаллов и самосинхронных FPGA, конфигурирование которых осуществляется либо константами, либо с помощью дополнительных ячеек памяти. Авторы предложили 1,2 – LUT-самосинхронный и описали результаты моделирования.
Цель. Целью данной работы является анализ и проектирование строго самосинхронного универсального логического элемента LUT, основанного на элементах БМК и на схемах из передающих транзисторов.
Методы. Анализ и синтез строго самосинхронных схем с помощью булевой алгебры. Моделирование предложенного элемента в САПР «Ковчег», программе TRANAL, системах NI Multisim от National Instruments Electronics Workbench Group и топологического проектирования Microwind. Теория надежности и соответствующие расчеты в СКА Mathcad.
Результаты. Авторы разработали, проанализировали и доказали работоспособность самосинхронных генераторов функций для базовых матричных кристаллов и для ПЛИС. Топологии новых логических элементов готовы к изготовлению.
Выводы. Проведенные исследования позволяют использовать предложенные схемы в перспективных цифровых устройствах.


Статья в журнале Radio Electronics, Computer Science, Control

Опубликована статья по самосинхроной тематике в соавторстве с нашими партнерами из Пермского национального исследовательского политехнического университета

Self-timed look up table for ULAs and FPGAs

Tyurin S. F., Skornyakova A. Yu., Stepchenkov Y. A., Diachenko Y. G. Self-timed look up table for ULAs and FPGAs // Radio Electronics, Computer Science, Control, 2021. No 1, P. 36-45.

Повышение сбоеустойчивости самосинхронных схем

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Повышение сбоеустойчивости самосинхронных схем // Информатика и Применения, – М.: ТОРУС ПРЕСС, Т. 14, № 4, 2020 – С. 63-68.

DOI: 10.14357/19922264200409

Аннотация: Анализируется проблема устойчивости самосинхронных (СС) схем, изготовленных по технологии комплементарный металл–диэлектрик–полупроводник (КМДП), к кратковременным логическим сбоям (ЛС), генерируемым внешними воздействиями: ядерными частицами, космическими лучами, электромагнитными наводками. Практические СС-схемы реализуются в виде конвейера с запрос-ответным взаимодействием между его ступенями и двухфазной дисциплиной работы с чередованием рабочей фазы и спейсера.Комбинационная часть ступени конвейера использует парафазное со спейсером кодирование информационных сигналов. Индикаторная подсхема ступени конвейера подтверждает окончание переключения всех элементов ступени, возбужденных в текущей фазе работы, и формирует сигналы управления запрос-ответным взаимодействием ступеней конвейера. Рассмотрены физические причины появления ЛС и проанализированы типы сбоев, возможных в КМДП-СС-схемах с проектными нормами 65 нм и ниже. Сравниваются характеристики сбоеустойчивости разных вариантов СС-регистров хранения. Предлагаются схемотехнические и топологические методы повышения сбоеустойчивости СС-конвейера. Даются оценки сбоеустойчивости СС-конвейера в зависимости от места появления ЛС.

Abstract: The paper considers a tolerance of self-timed (ST) circuits fabricated with complementary metal–oxide–semiconductor (CMOS) process to short-term soft errors generated by external causes, namely, nuclear particles, cosmic rays, electromagnetic pulses, and noises. Pipeline implementation is usual for practical ST-circuits. Its control bases on handshake between pipeline stages and two-phase operation discipline with a sequence of the working phase and spacer one. Combinational part of the pipeline stage uses dual-rail information signal coding with a spacer. The pipeline stage indication part acknowledges a switching completion of all stage cells, fired at the current operation phase, and generates handshake signals in ST-pipeline stages control. The paper discusses the physical causes of the short-term soft errors. It analyzes soft error types that may appear in CMOS ST-circuits fabricated with 65-nanometer and below standard bulk process. The tolerance level of the proposed soft error hardened ST-register bits is discussed and compared. The paper suggests circuitry and layout techniques improving ST-pipeline soft error tolerance and estimates soft error immunity level for all pipeline parts depending on soft error location.

2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering

Было принято участие в конференции 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Был принят следующий доклад по по рекуррентной тематике:

DSP Filter Kernels Preliminary Benchmarking for Recurrent Data-flow Architecture

Yury A. Stepchenkov, Dmitry V. Khilko, Yury I. Shikunov, Georgy A. Orlov.  DSP Filter Kernels Preliminary Benchmarking for Recurrent Data-flow Architecture // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2040-2044. (indexed in Scopus).

2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering

Было принято участие в конференции 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Был принят следующий доклад по самосинхронной схемотехнике:

Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049. (indexed in Scopus).

DSP Filter Kernels Preliminary Benchmarking for Recurrent Data-flow Architecture

Yury A. Stepchenkov, Dmitry V. Khilko, Yury I. Shikunov, Georgy A. Orlov.  DSP Filter Kernels Preliminary Benchmarking for Recurrent Data-flow Architecture // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2040-2044. (indexed in Scopus).

DOI:10.1109/ElConRus51938.2021.9396594

Abstract: The article discusses the results of a preliminary assessment of the data-flow recurrent architecture’s performance on a subset of digital signal processing key tasks. Various implementations of vector convolution, FIR filters, IIR filters, adaptive filter, and 256-Point-In-Place FFT are evaluated. The implementation of the listed algorithms is based on the TMS320C55x DSP Library. The preliminary results showed that the performance of the recurrent architecture based on data-flow principles is not inferior to the TMS320C55x, based on von Neumann principles, in terms of the number of computation cycles. Architecture improvement suggestions are presented.

Аннотация:В статье рассматриваются результаты предварительной оценки производительности потоковой рекуррентной архитектуры на подмножестве основных задач цифровой обработки сигналов. Оцениваются различные варианты реализации свертки векторов, КИХ-фильтров, БИХ-фильтров, адаптивного фильтра и 256-Point-In-Place FFT. Реализация перечисленных алгоритмов осуществлена на основе TMS320C55x DSP Library. Полученные предварительные результаты показали, что уровень производительности рекуррентной архитектуры, основанной на потоковых принципах, не уступает TMS320C55x, основанному на принципах фон Неймана, по количеству циклов вычислений. Также представлены предложения по развитию архитектуры на основе полученных результатов.

Скачать докладDownload PRESENTATION

Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049. (indexed in Scopus).

DOI: 10.1109/ElConRus51938.2021.9396125

Abstract: The paper presents the results of a study of self-timed (ST) digital circuits’ soft-error tolerance. Practical ST circuits have a pipeline structure. The combinational parts of the ST pipeline are naturally immune to 72% of short-term soft errors. The proposed circuitry and layout methods increase the ST pipeline combinational part’s failure tolerance to 98% and higher. ST pipeline stage register is the most susceptible to soft errors. A typical variant of the ST pipeline register bit unit based on C-elements has a failure tolerance of 83%. The proposed register bit implementation cases increase the failure tolerance of the ST pipeline up to 98%.

Аннотация: Статья представляет результаты исследования сбоеустойчивости самосинхронных (СС) цифровых схем. Практические СС-схемы имеют конвейерную структуру. Комбинационная часть СС-конвейера естественно иммунна к 72% кратковременных логических сбоев. Предложенные схемотехнические и топологические методы увеличивают сбоеустойчивость комбинационных частей СС-конвейера до уровня 98% и выше. Регистр ступени СС-конвейера наиболее восприимчив к логическим сбоям. Типовой вариант разряда регистра СС-конвейера, реализованный на С-элементах, имеет уровень сбоеустойчивости 83%. Предлагаемые реализации разряда регистра увеличивают сбоеустойчивость СС-конвейера до 98%.