Ю. А. Степченков, Д. Ю. Степченков, Ю. Г. Дьяченко, Н. В. Морозов, Л.П. Плеханов. Замена синхронных триггеров самосинхронными аналогами в процессе десинхронизации схемы // Системы и средства информатики, 2023. Т. 33. № 4, С. 4-14.
DOI: 10.14357/08696527230401. Инд. в ядре РИНЦ, ВАК, RSCI. URL: http://www.ipiran.ru/journal/collected/2023_33_04_rus/Vol33_Issue4_2023.pdf
Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).
Library reference: Stepchenkov Yu. A., Stepchenkov D. Yu., Diachenko Yu. G., Morozov N.V., Plekhanov L.P. Replacing synchronous triggers with self-timed counterparts during circuit desynchronization // Systems and means of informatics, 2023. Vol. 33. Iss. 4, P. 4-14.
Аннотация: Самосинхронные (СС) цифровые схемы обладают рядом преимуществ в сравнении с синхронными аналогами и становятся перспективным базисом для реализации надежных вычислительных систем, эксплуатируемых в экстремальных условиях. Отсутствие эффективных средств автоматизированного синтеза СС-схем, удобных для использования разработчиками, обученными работе с системами автоматизированного проектирования синхронных схем, в значительной мере тормозит внедрение СС-схем в практику разработки цифровых схем. Подход к синтезу СС-схем, основанный на преобразовании исходного синхронного Verilog-описания алгоритма работы схемы в СС-реализацию по формализованным правилам в автоматическом режиме с минимальным интерактивным участием разработчика, обеспечивает быстрое получение СС-решения с приемлемыми характеристиками и не требует от проектировщика глубоких познаний в области самосинхроники. Он опирается на базовые принципы построения СС-схем и эвристические методы их разработки. Один из важных и неоднозначных этапов проектирования СС-схем в этом подходе — замена синхронных триггеров их СС-аналогами. Для этого предлагается использовать метод замены синхронного триггера его СС-аналогом с помощью табличного формализованного соответствия на базе готовой библиотеки СС-триггеров и анализа окружения триггера.
Abstract: Self-timed (ST) digital circuits have a number of advantages in comparison with synchronous counterparts and become a promising basis for the reliable computing systems implementation operating in extreme conditions.
The lack of effective tools for automated synthesis of ST circuits convenient for use by developers trained in computer-aided design of the synchronous circuits significantly hinders the introduction of ST circuits into digital circuit development practice. The approach to the ST circuit synthesis based on the transformation of the original synchronous Verilog description of the circuit operation algorithm into the ST implementation according to formalized rules in automatic mode with minimal interactive participation of the developer provides a quick ST solution with acceptable characteristics and does not require deep knowledge of self-timing from the designer. It relies on the basic principles of ST circuits design and heuristic methods for their development. One of the important and controversial stages of ST circuit design in this approach is the replacement of synchronous latches and flip-flops by their ST counterparts. For this purpose, the authors propose to use the method of tabular formalized correspondence based on a ready-made library of ST latches and flip-flops and analysis of their environment.