Dmitry Khilko, Yury Stepchenkov, Georgy Orlov, Artem Grigoriev, Yuri Diachenko. Desynchronization of a synchronous circuit to synthesize self-timed circuit // 2024 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (ElConRus) St. Petersburg, Moscow, Russia, January 29-31, 2024. — IEEE
Indexed in WoS, Scopus, ядро РИНЦ.
Abstract: Within the article the issue of automatic synthesis of self-timed circuits from the original synchronous description in the Verilog language is covered. The key stage in the synthesis of a self-timed circuit is the procedure that identifies the circuit pipeline organization followed by desynchronization. The essence of desynchronization is to replace the global clock signal with a set of request-response interaction signals between functional blocks within an interstage pipeline. This method uses the open source Yosys synthesis toolkit to transform the original behavioral description into a set of logical equations and library elements. The resulting set is subjected to a desynchronization procedure and is formed as a task for further synthesis of a self-timed circuit in the Verilog language. In this case, indication of the end of transient processes is implemented both in combinational and memory circuits.
Аннотация: В статье освещен вопрос автоматического синтеза самосинхронных схем из исходного синхронного описания на языке Verilog. Ключевым этапом синтеза самосинхронной схемы является процедура выявления конвейерной организации схемы с последующей десинхронизацией. Суть десинхронизации заключается в замене глобального тактового сигнала набором сигналов взаимодействия запрос-ответ между функциональными блоками внутри межкаскадного конвейера. Этот метод использует набор инструментов синтеза Yosys с открытым исходным кодом для преобразования исходного описания поведения в набор логических уравнений и библиотечных элементов. Полученный набор подвергается процедуре десинхронизации и формируется как задача для дальнейшего синтеза самосинхронной схемы на языке Verilog. При этом индикация окончания переходных процессов реализуется как в комбинационных схемах, так и в схемах памяти.
Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.