2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering

Было принято участие в конференции 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus). Был принят следующий доклад по самосинхронной схемотехнике:

Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049. (indexed in Scopus).

Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049.

DOI: 10.1109/ElConRus51938.2021.9396125. Indexed in Scopus. URL: https://ieeexplore.ieee.org/abstract/document/9396125.

Финансовая поддержка: Исследование выполнено при финансовой поддержке Министерства науки и высшего образования Российской федерации (проект No 075-15-2020-799) в Институте проблем информатики ФИЦ ИУ РАН. / Funding Agency: The research was supported by the Ministry of Science and Higher Education of the Russian Federation (project No. 075-15-2020-799).

Abstract: The paper presents the results of a study of self-timed (ST) digital circuits’ soft-error tolerance. Practical ST circuits have a pipeline structure. The combinational parts of the ST pipeline are naturally immune to 72% of short-term soft errors. The proposed circuitry and layout methods increase the ST pipeline combinational part’s failure tolerance to 98% and higher. ST pipeline stage register is the most susceptible to soft errors. A typical variant of the ST pipeline register bit unit based on C-elements has a failure tolerance of 83%. The proposed register bit implementation cases increase the failure tolerance of the ST pipeline up to 98%.

Аннотация: Статья представляет результаты исследования сбоеустойчивости самосинхронных (СС) цифровых схем. Практические СС-схемы имеют конвейерную структуру. Комбинационная часть СС-конвейера естественно иммунна к 72% кратковременных логических сбоев. Предложенные схемотехнические и топологические методы увеличивают сбоеустойчивость комбинационных частей СС-конвейера до уровня 98% и выше. Регистр ступени СС-конвейера наиболее восприимчив к логическим сбоям. Типовой вариант разряда регистра СС-конвейера, реализованный на С-элементах, имеет уровень сбоеустойчивости 83%. Предлагаемые реализации разряда регистра увеличивают сбоеустойчивость СС-конвейера до 98%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Синтез самосинхронных схем в базисе БМК

Плеханов Л. П., Денисов А. Н., Дьяченко Ю. Г., Степченков Ю. А., Мамонов Д. И., Степченков Д. Ю. Синтез самосинхронных схем в базисе БМК // Наноиндустрия, 2020. № S96-2. С. 460-470.

DOI: 10.22184/1993-8578.2020.13.3s.460.470. Индексируется в РИНЦ.
ISSN: 1993-8578, eISSN: 2687-0282, Elibrary
Публикация по материалам данного доклада все материалы там:

Аннотация: Данный доклад посвящен разработке средств автоматизированного синтеза самосинхронных (CC) схем. Рассматриваются особенности реализации СС-схем. Предложен маршрут проектирования цифровых СС СБИС. Описана интеграция разрабатываемых средств в стандартную САПР синхронных СБИС («Ковчег»), обеспечивающая эффективное проектирование действительно СС-схем.

Abstract: This report is devoted to the development of software for automated synthesis of the self-timed (ST) circuits. Peculiarities of the ST circuit implementation have been discussed, and digital ST VLSI design flow has been offered. Besides, the report highlights an integration of the suggested tools into standard synchronous VLSI CAD (“Kovcheg”), which provides the effective design of real ST circuits.

Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Устойчивость самосинхронного конвейера к логическим сбоям в комбинационной части // Системы и средства информатики, 2020. Т. 30. № 3. С. 49-55.

DOI: 10.14357/08696527200305. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Оценивается вероятность повреждения данных в самосинхрон- ных (СС) схемах, изготовленных по КМДП-технологии с проектными нормами 65 нм и ниже, из-за кратковременных логических сбоев (ЛС) в комбинационной части ступени СС-конвейера, вызванных внешними и внутренними факторами. Выявлены ситуации, способные привести к порче данных в конвейере из-за ЛС. Определен уровень естественной защищенности СС-кон- вейера от ЛС в его комбинационной части благодаря свойствам СС-схем (84,4% в наихудшем случае). Предложенные приемы топологического синтеза повышают сбоеустойчивость СС-конвейера до 85,6% от всех ЛС. Индикация состояния парафазного сигнала, инверсного по отношению к его спейсеру, как спейсера обеспечивает иммунность СС-конвейера к 98,6% одиночных ЛС за счет увеличения его аппаратных затрат всего на 1%.

Abstract: The paper estimates the data corruption probability in self-timed circuits manufactured by a standard 65-nanometer and below CMOS process because of short-term soft errors that occurred in the pipeline combinational part. Soft errors appear as a result of the external causes and internal noise sources. The paper analyzes events able to lead to data corruption in the pipeline due to soft errors. In the worth case, self-timed pipeline is naturally immune to 84.4% soft errors in its combinational part due to self-timed circuit features.
Proposed layout synthesis techniques increase soft error tolerance of the pipeline up to 85.6%. Indication of the state of the paraphase signal, inversed to its spacer, as spacer provides self-timed pipeline immunity to 98.6% of single soft errors at the expanse of pipeline hardware complexity by less than 1 %.

Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)

Зарегистрирована программа «Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)»
Государственная регистрация программы для ЭВМ № 2020665889 от 02.12.2020 Бюл. №12. Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB). Плеханов Леонид Петрович; заявитель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). № заявки 2020665098, дата поступления заявки 24.11.2020.

Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB)

Государственная регистрация программы для ЭВМ № 2020665889 от 02.12.2020 Бюл. №12. Программа синтеза комбинационных самосинхронных схем на заданной библиотеке элементов (SYNT_COMB). Плеханов Леонид Петрович; заявитель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). № заявки 2020665098, дата поступления заявки 24.11.2020.

Программа предназначена для автоматического синтеза комбинационных самосинхронных схем. Исходными данными программы являются описание схемы в логических функциях на языке Verilog, самосинхронные атрибуты входов и выходов, описание библиотеки элементов на внутреннем языке, критерий выбора элементов — площадь на кристалле или средняя задержка. Программа формирует структурное описание самосинхронной схемы в элементах библиотеки на языке Verilog, включающее индикаторную подсхему, необходимую для самосинхронности. Программа может использоваться для проектирования самосинхронных микросхем полузаказной или заказной технологии. Программа обеспечивает: считывание задания на синтез с указанием библиотеки и критерия оптимизации; считывание входного описания логических функций на языке Verilog; считывание параметров библиотеки; сообщения об ошибках; синтез логической части с декомпозицией сложных функций; синтез индикаторной части с одним индикаторным выходом для всей схемы; расчет самосинхронных атрибутов выходов схемы. Тип ЭВМ: IBM-совместимый ПК.; ОС: Windows-10.

Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения

А. А. Зацаринный, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2020. 19–20 октября 2020 г., Москва: Материалы II Международной конференции. – Москва : МАКС Пресс, 2020. – С 114-116.
ISBN 978-5-317-06483-9
DOI: https://doi.org/10.29003/m1506.ММMSEC-2020

Аннотация: В работе предлагаются конструктивные и схемотехнические решения для реализации высокопроизводительных компьютеров следующего поколения. Они основаны на методологии проектирования самосинхронных схем и обеспечивают повышение устойчивости вычислительных систем к логическим сбоям, являющимся следствием наведенных помех и радиационного воздействия.

МАТЕМАТИЧЕСКОЕ МОДЕЛИРОВАНИЕ В МАТЕРИАЛОВЕДЕНИИ ЭЛЕКТРОННЫХ КОМПОНЕНТОВ II

Было принято участие в Второй Международной конференции «Математическое моделирование в материаловедении электронных компонентов» МММЭК-2020, организованной ФИЦ ИУ РАН, ВМК МГУ, АО НИИМЭ, МАИ, был представлен доклад «Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения». По материалам конференции опубликован сборник тезисов.

А. А. Зацаринный, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Самосинхронные схемы как база создания высоконадежных высокопроизводительных компьютеров следующего поколения // Математическое моделирование в материаловедении электронных компонентов. ММMЭК–2020. 19–20 октября 2020 г., Москва: Материалы II Международной конференции. – Москва : МАКС Пресс, 2020. – С 114-116.
ISBN 978-5-317-06483-9
DOI: https://doi.org/10.29003/m1506.ММMSEC-2020

Аннотация: В работе предлагаются конструктивные и схемотехнические решения для реализации высокопроизводительных компьютеров следующего поколения. Они основаны на методологии проектирования самосинхронных схем и обеспечивают повышение устойчивости вычислительных систем к логическим сбоям, являющимся следствием наведенных помех и радиационного воздействия.

Патент «Устройство сбоеустойчивого разряда самосинхронного регистра хранения»

Был получен Пат. 2 733 263 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2020109846; опубл. 01.10.2020, Бюл. № 28.

Постоянная ссылка с дополнительной информацией тут.

Устройство сбоеустойчивого разряда самосинхронного регистра хранения

Пат. 2 733 263 Российская Федерация, МПК H03K 3/00. Устройство сбоеустойчивого разряда самосинхронного регистра хранения. Соколов Игорь Анатольевич, Захаров Виктор Николаевич, Степченков Юрий Афанасьевич, Дьяченко Юрий Георгиевич: заявитель и патентообладатель Федеральное государственное учреждение «Федеральный исследовательский центр «Информатика и управление» Российской академии наук» (ФИЦ ИУ РАН). ‑ № 2020109846; опубл. 01.10.2020, Бюл. № 28.

Реферат: Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных регистровых и вычислительных устройств, систем цифровой обработки информации. Технический результат — повышение сбоеустойчивости устройства разряда самосинхронного регистра хранения с нулевым или единичным спейсером. Устройство построено на основе С-элементов за счет встраивания в С-элемент дополнительного р-МОП или n-МОП транзистора, управляемого инверсным выходом другого С-элемента этого же разряда регистра, и использования элемента «равнозначность» или «неравнозначность» в качестве индикаторного элемента разряда регистра хранения, при этом в схеме устройства разряда самосинхронного регистра хранения, содержащей индикаторный элемент 2ИЛИ-НЕ или 2И-НЕ, парафазный информационный вход, вход управления, парафазный информационный выход и индикаторный выход, используются трехвходовые С-элементы, имеющие два выхода, третий вход одного С-элемента соединен со вторым выходом другого С-элемента и наоборот. 4 з.п. ф-лы, 5 ил.