Increasing Self-Timed Circuit Soft Error Tolerance

Igor Sokolov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski, Denis Diachenko. Increasing Self-Timed Circuit Soft Error Tolerance // 2020 IEEE EAST-WEST DESIGN & TEST SYMPOSIUM Varna, Bulgaria, September 4 – 7, 2020, P. 450-454 . (is indexed in Scopus).

DOI: 10.1109/EWDTS50664.2020.9224705

Abstract: Indication subcircuit is an essential part of the selftimed circuits. It provides acknowledgment of the self-timed circuit switching completion and ensures correct handshake interaction between functional blocks. Besides, indication subcircuit complexity is comparable with the indicated self-timed circuit’s complexity. So short-term soft errors, induced by the external and internal causes in both the indication subcircuit and the indicated self-timed circuit, are equally dangerous. Indication subcircuit soft error tolerance depends, the first, on its immunity to soft errors in the indicated self-timed circuit and, the second, on its failure protection. The first aspect becomes lower critical due to the XOR cell on the first stage of the indication subcircuit. An appropriate circuitry basis decreases indication subcircuit sensitivity to the possible soft errors induced in it. Static and semistatic Muller’s C-element is a traditional base component used for indication purposes. Its dual interlocked implementation improves the indication subcircuit failure protection against soft errors in its internal nodes, but not sufficiently. The article proposes a new C-element’s schematic that fully tolerates it against the soft errors in all internal nodes. Besides, using Celements with in-phase inputs and output in an indication pyramid ensures indication subcircuit protection against soft errors induced at the output of the C-elements. The proposed approach makes an indication subcircuit fully protected against all soft errors induced in it.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции или связавшись с авторами доклада / You can get additional information on the content of the article on the conference website or by contacting the authors of the article.

Self-Timed Circuitry Retrospective

Victor Zakharov, Yury Stepchenkov, Yury Diachenko, Yury Rogdestvenski. Self-Timed Circuitry Retrospective // 2020 International Conference Engineering Technologies and Computer Science EnT 2020 Moscow, Russia24-27 June 2020. P. 58-64. (indexed in Scopus).
DOI: 10.1109/EnT48576.2020.00018

Abstract: The paper compares synchronous and self-timed methodologies for designing digital circuits. Self-timed circuits proposed by D. Muller in the mid-twentieth century have several advantages over synchronous counterparts. They maintain functional performance at any cell delays, do not require global synchronization, and identify constant failures. The data redundancy and associated hardware redundancy provide these self-timed circuit properties. The practical design of self-timed units of varying complexity has proven the effectiveness of self-timed solutions, especially in highly reliable and fault-tolerant applications. The paper presents the resultsof comparative measurements of test chips of synchronous and self-timed circuits, the performance, and immunity evaluations of self-timed circuits of different complexity levels. The proposed method of group indication of multi-bit self-timed circuits increases their performance by 40% due to a slight increase (less than 3%) in hardware complexity.

Аннотация: Статья посвящена сравнению синхронной и самосинхронной методологий проектирования цифровых микросхем. Самосинхронные схемы, предложенные Маллером Д. в середине двадцатого века, обладают рядом преимуществ по сравнения с синхронными аналогами. Они сохраняют функциональную работоспособность при любых задержках элементов, не требуют глобальной синхронизации, выявляют константные неисправности. Эти свойства самосинхронных схем обеспечиваются избыточным кодированием данных и связанной с ним аппаратной избыточностью. Практическая разработка самосинхронных устройств разной сложности доказала эффективность самосинхронных решений, особенно в высоконадежных и отказоустойчивых применениях. Статья приводит результаты сравнительных испытаний тестовых кристаллов синхронных и самосинхронных схем, оценки быстродействия и иммунности самосинхронных схем разного уровня сложности. Предложенный метод групповой индикации многоразрядных самосинхронных схем повышает их быстродействие на 40% за счет незначительного увеличения (менее 3%) аппаратных затрат.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Improvement of the Quasi Delay-Insensitive Pipeline Noise Immunity

Yuri Stepchenkov, Anton Kamenskih, Yuri Diachenko,Yuri Rogdestvenski, and Denis Y. Diachenko. Improvement of the Quasi Delay-Insensitive Pipeline Noise Immunity // The 11th International Conference on Dependable Systems, Services and Technologies (DESSERT’2020) Ukraine, Kyiv, May 14-18, 2020, P. 47-51. (indexed in Scopus).
DOI: 10.1109/DESSERT50317.2020.9125021

Abstract: the paper examines the immunity of Quasi Delay-Insensitive (QDI) circuits to soft errors caused by noises. The considered noise sources are internal and external events: layout wires crosstalk, interference on the power and ground buses, electromagnetic pulse. The paper suggests using the failsafe QDI circuits discipline and layout methods that reduce dual-rail signal sensitivity to noises. Indication of dual-rail signal forbidden state as a spacer increases QDI circuits immunity to soft errors. Using a modified C-element to implement a pipeline stage register bit reduces the danger of the pipeline deadlock. It improves the immunity of the QDI pipeline to the noise soft errors by 11% (up to 97.8%).

Аннотация: Статья исследует устойчивость квази-нечувствительных к задержкам (Quasi Delay-Insensitive, QDI) схем к логическим сбоям, вызванным шумами. Источником рассматриваемых шумов являются внутренние и внешние события: перекрестные наводки трасс в топологии, наводки по шинам питания и земли, электромагнитный импульс. Статья предлагает использовать сбоеустойчивую дисциплину QDI схем и топологические методы, снижающие чувствительность парафазных сигналов к шумам. Индикация запрещенного состояния парафазного сигнала как спейсера обеспечивает повышение устойчивости QDI схем к логическим сбоям. Использование модифицированного С-элемента для реализации разряда регистра ступени конвейера снижает опасность критического останова конвейера и улучшает устойчивость QDI конвейера к шумовым логическим сбоям на 11% (до 97.8%).

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Self-Timed Multiply-add-subtract Unit Alternates

Yury A. Stepchenkov, Yury G. Diachenko, Yury V. Rogdestvenski, Denis Y. Diachenko, Yury I. Shikunov.  Self-Timed Multiply-add-subtract Unit Alternates // 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) Moscow, Russia, January 27-30, 2020. — IEEE, P. 1864-1868. (indexed in Scopus).
DOI: 10.1109/EIConRus49466.2020.9039039

Abstract: Paper presents the results of a study of the selftimed fused multiply-add-subtract unit (FMAS) alternates. All FMAS alternates comply with the IEEE 754 standard and use the modified Booth algorithm to multiply two input 64-bit operands, followed by the addition and subtraction of the third operand. They differ from each other by internal signals self-timed coding: dual-rail, redundant ternary, or redundant quaternary code. The paper analyzes and compares their features, offers their optimized pipeline implementations and recommendations for their use. FMAS alternates have approximately the same performance but different hardware costs and layout sizes.

Аннотация: Представлены результаты исследования вариантов самосинхронного устройства умножения с последующим сложением и вычитанием (УСВ). Все варианты УСВ соответствуют стандарту IEEE 754 и используют модифицированный алгоритм Бута для умножения двух входных 64-разрядных операндов с последующим сложением-вычитанием третьего операнда. Они отличаются друг от друга кодированием внутренних сигналов: парафазным, избыточным троичным или избыточным четверичным кодом. Статья анализирует и сравнивает их свойства, предлагает их оптимизированные конвейерные реализации и рекомендации по их применению. УСВ варианты имеют примерно одинаковую производительность, но различные аппаратурные затраты и размеры топологии.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Fault-Tolerance of the Self-Timed Circuits

Yuri A. Stepchenkov, Anton N. Kamenskih, Yuri G. Diachenko, Yuri V. Rogdestvenski, and Denis Y. Diachenko. Fault-Tolerance of the  Self-Timed Circuits  // 2019 10th International Conference on Dependable Systems, Services and Technologies (DESSERT). (indexed in Scopus).
DOI: 10.1109/DESSERT.2019.8770047.

Abstract: the paper discusses a fault-tolerance problem for digital integrated circuits. Due to their properties, self-timed circuits, unlike synchronous counterparts, are immune towards the greater part of the short-term logical faults. Indication of an illegal state of the dual-rail signal as second spacer increases fault-tolerance of the combinational selftimed circuits up to 82%. Self-timed triggers, due to their indication features, are immune to 44% logical faults. The use of special methods of doubling transistors and bistable cells, which are the basis of the self-timed triggers, enhances their fault-tolerance up to 80%.

Аннотация: Статья посвящена проблеме надежности цифровых интегральных микросхем. Благодаря своим свойствам, самосинхронные схемы, в отличие от синхронных аналогов, иммунны по отношению к большей части кратковременных логических сбоев. Реализация индикации запрещенного состояния парафазного сигнала как второго спейсера повышает сбоеустойчивость комбинационных самосинхронных схем до 82%. Самосинхронные триггеры, благодаря своей индикации, невосприимчивы к 44% логических сбоев. Использование специальных методов дублирования транзисторов и RS-триггеров, составляющих основу самосинхронных триггеров, обеспечивает повышение их сбоеустойчивости до уровня 80%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Delay-Insensitive Floating Point Multiply-Add-Subtract Unit

I.A. Sokolov, Y.V. Rogdestvenski, Y.G. Diachenko, Y.A. Stepchenkov, N.V. Morozov, D.Y. Stepchenkov, D.Y. Diachenko. Delay-Insensitive Floating Point Multiply-Add-Subtract Unit / Problems of Advanced Micro- and Nanoelektronic Systems Development – 2019, Issue III, Moscow, IPPM RAS, P. 20-25. (is indexed in Scopus).
DOI: 10.31114/2078-7707-2019-3-20-25

Abstract: The subject of this paper is a floating point unit implementing fused multiply-add-subtract operation. It be-longs to the delay-insensitive self-timed (ST) circuits which do not depend on delays both in cells and on wires. It is fully compliant with IEEE 754 Standard and processes both a sum and difference between product of first two operands and third operand. Each 64-bit input operand contains either one double precision number, or two single precision numbers. Thus presented unit calculates either one operation with double precision numbers, or two simultaneous operations with single precision numbers. Multiplier utilizes modified Booth algorithm. In order to increase its performance, it is divided into two pipeline stages with accelerated forced switching to spacer phase. Booth encoder circuit is integrated into an input FIFO. FIFO is implemented as a register file with an output multiplexer and read/write address counters. Using ternary redundant ST code for multiplying, adding and subtracting provides reduction of unit’s complexity. Indication subcircuit considers the constrains imposed by an isochronous area for chosen fabrication technology. For de-creasing energy consumption, the fused multiply-add-subtract unit implements one-channel pipeline. The unit is designed for 65-nm CMOS bulk technology using an indus-trial standard cell library supplemented by self-timed cells. It provides 3 Gflops performance and 2.9-ns latency.

Синтез самосинхронных схем в базисе БМК

Л.П. Плеханов, А.Н. Денисов, Ю.Г. Дьяченко, Ю.А. Степченков, Д.И. Мамонов, Д.Ю. Степченков. Синтез самосинхронных схем в базисе БМК // Научная конференция «Микроэлектроника – ЭКБ и электронные модули». Алушта (Республика Крым), 30.09-05.10.2019. М: Техносфера, 2019. С. 450-454.
DOI: 10.22184/1993-8578.2020.13.3s.460.470

Аннотация: Данный доклад посвящен разработке средств автоматизированного синтеза самосинхронных (CC) схем. Рассматриваются особенности реализации СС-схем. Предложен маршрут проектирования цифровых СС СБИС. Описана интеграция разрабатываемых средств в стандартную САПР синхронных СБИС («Ковчег»), обеспечивающая эффективное проектирование действительно СС-схем.

Abstract: This report is devoted to the development of software for automated synthesis of the self-timed (ST) circuits. Peculiarities of the ST circuit implementation have been discussed, and digital ST VLSI design flow has been offered. Besides, the report highlights an integration of the suggested tools into standard synchronous VLSI CAD (“Kovcheg”), which provides the effective design of real ST circuits.

Advanced Indication of the Self-Timed Circuits

Yuri Stepchenkov, Yuri Diachenko, Yury Rogdestvenski, Yury Shikunov and Denis Diachenko. Advanced Indication of the Self-Timed Circuits // 2019 IEEE EAST-WEST DESIGN & TEST SYMPOSIUM Batumi, Georgia, September 13 — 16, 2019.

Abstract: Paper discusses a problem of the CMOS self-timed circuits’ indication. Large number of indicating signals in the multi-bit computational devices and registers requires an additional hardware and time for their combining and forming a single control signal that provides a request-acknowledge interaction between interconnected self-timed functional blocks. Indication subcircuit performs this. Multi-input hysteretic triggers allows for accelerating indication subcircuit by factor of 1.1 – 1.6 and reducing its complexity in several times in comparison to standard implementation basis on static and semi-static Muller’s elements. A penalty for this is some shortcircuit current in the worst case.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Energy Efficient Speed-Independent 64-bit Fused Multiply-Add Unit

Yury Stepchenkov, Yury Rogdestvenski , Yury Diachenko, Dmitry Stepchenkov, Yury Shikunov. Energy Efficient Speed-Independent 64-bit Fused Multiply-Add Unit // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) Moscow, Russia, January 28-31, 2019. — IEEE, P. 1709 — 1714. (indexed in Scopus). DOI: 10.1109/EIConRus.2019.8657207.

Abstact: The results of a Speed-Independent Fused Multiply-Add (SIFMA) unit pipeline implementation research are presented. SIFMA is compliant with IEEE 754 Standard. A criterion of the SIFMA pipeline’s maximum performance is formulated. A method of reducing hardware costs of SIFMA multiplier by 1.5-2 times depending on its features is offered. The multiplier utilizes a modified Booth algorithm using self-timed redundant code. A new energy efficient self-timed organization of an input and output FIFO was developed. It provides less complexity versus a previous SIFMA implementation on base of semi-dense register.

Аннотация: В статье изложены результаты исследования конвейерной реализации независимого от задержек устройства умножения-сложения (SIFMA — Speed-Independed Fused Multiply-Add), соответствующего стандарту IEEE 754. Сформулирован критерий максимальной производительности конвейера SIFMA. Предложен способ снижения аппаратных затрат блока умножения в 1.5 – 2 раза (в зависимости от варианта исполнения), выполненного по модифицированному алгоритму Бута с использованием самосинхронного избыточного кода. Разработана новая энергоэффективная самосинхронная организация входного и выходного FIFO с меньшими аппаратными затратами по сравнению с предыдущей реализацией SIFMA. Использование адаптивной индикации в пределах эквихронной зоны позволило снизить на 20% аппаратные затраты на подсхему индикации SIFMA и уменьшить ее задержку на 18%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции/ You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Нечувствительный к задержкам блок умножения-сложения-вычитания с плавающей точкой

Соколов И.А., Ю.В. Рождественский, Ю.Г. Дьяченко, Ю.А. Степченков, Н.В. Морозов, Д.Ю. Степченков. Нечувствительный к задержкам блок умножения-сложения-вычитания с плавающей точкой // Проблемы разработки перспективных микро- и наноэлектронных систем – 2018. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2018. Часть II. С. 170–177.
DOI: 10.31114/2078-7707-2018-2-170-177

Аннотация: Представлено устройство совмещенного умножения-сложения-вычитания, независящее от задержек в элементах и проводниках. Оно полностью соответствует стандарту IEEE 754 и реализует одновременно операции сложения и вычитания третьего операнда из произведения первых двух. Каждый 64-разрядный операнд содержит либо одно число двойной точности, либо два числа одинарной точности. Для увеличения быстродействия умножитель, реализующий модифицированный алгоритм Бута, разбит на две ступени конвейера с ускоренным переключением в спейсер. Схема кодера Бута интегрирована во входное FIFO. Выполнение сложения и вычитания в троичном избыточном коде обеспечивает сокращение аппаратных затрат всего блока. С целью сокращения энергопотребления блок построен как одноканальное устройство. Блок разработан на базе объемной КМОП технологии с проектными нормами 65 нм с использованием библиотеки стандартных элементов, дополненной самосинхронными элементами, и обеспечивает производительность на уровне 3 гигафлопс.