Improvement of Self-Timed Pipeline Immunity of Soft Errors

Yury A. Stepchenkov, Yury V. Rogdestvenski, Yury I. Shikunov, Denis Y. Diachenko, Yury G. Diachenko.  Improvement of Self-Timed Pipeline Immunity of Soft Errors // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Moscow, Russia, January 26-29, 2021. — IEEE, P. 2045-2049. (indexed in Scopus).

DOI: 10.1109/ElConRus51938.2021.9396125

Abstract: The paper presents the results of a study of self-timed (ST) digital circuits’ soft-error tolerance. Practical ST circuits have a pipeline structure. The combinational parts of the ST pipeline are naturally immune to 72% of short-term soft errors. The proposed circuitry and layout methods increase the ST pipeline combinational part’s failure tolerance to 98% and higher. ST pipeline stage register is the most susceptible to soft errors. A typical variant of the ST pipeline register bit unit based on C-elements has a failure tolerance of 83%. The proposed register bit implementation cases increase the failure tolerance of the ST pipeline up to 98%.

Аннотация: Статья представляет результаты исследования сбоеустойчивости самосинхронных (СС) цифровых схем. Практические СС-схемы имеют конвейерную структуру. Комбинационная часть СС-конвейера естественно иммунна к 72% кратковременных логических сбоев. Предложенные схемотехнические и топологические методы увеличивают сбоеустойчивость комбинационных частей СС-конвейера до уровня 98% и выше. Регистр ступени СС-конвейера наиболее восприимчив к логическим сбоям. Типовой вариант разряда регистра СС-конвейера, реализованный на С-элементах, имеет уровень сбоеустойчивости 83%. Предлагаемые реализации разряда регистра увеличивают сбоеустойчивость СС-конвейера до 98%.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *