Ю. В. Рождественский, Ю. А. Степченков, Ю. Г. Дьяченко, Н. В. Морозов, Д. Ю. Степченков, Д. Ю. Дьяченко. Метод повышения быстродействия самосинхронного умножителя // Проблемы разработки перспективных микро- и наноэлектронных систем — 2020. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2020. Выпуск 1. С. 82-88.
DOI: 10.31114/2078-7707-2020-1-82-88
Аннотация: Быстродействие самосинхронных (СС) схем в значительной степени определяется их индикаторной подсхемой. Особенно остро эта проблема стоит в многоразрядных вычислительных СС-схемах, в том числе, в умножителе. Классическая индикация предполагает формирование общего индикаторного выхода для всей СС-схемы, участвующего в запрос-ответном взаимодействии СС-устройств или ступеней СС-конвейера. Многоразрядные СС-схемы, реализующие алгоритмы обработки данных с высокой степенью параллелизма, допускают использование групповой индикации выходов СС-схемы с формированием поразрядных сигналов управления фазами их входов. Статья описывает метод ускорения работы индикаторной подсхемы применительно к СС-умножителю, реализующему модифицированный алгоритм Бута и использующему двухступенчатое «дерево» Уоллеса на сумматорах с избыточным (троичным) и парафазным СС-кодированием их входов и выходов. Поразрядное управление входами обеих ступеней конвейера «дерева» Уоллеса обеспечили повышение быстродействия СС-умножителя 54*54 на 40% за счет увеличения его аппаратных затрат на 2,3-2,5%.
Abstract: Self-timed (ST) circuit’s indication subcircuit largely determines its performance. This problem is especially acute in multi-bit computing ST circuits, including multiplier. The classical indication involves generating an entire ST circuit total indication output, which takes part in handshaking ST units or ST pipeline stages. Multi-bit ST circuits that implement data processing algorithms with a high parallelism degree allow the use of group indication of the ST circuit outputs resulting in bitwise signals controlling their inputs’ phase. The article describes a method of accelerating the indication subcircuit operation as applied to the ST-multiplier, which implements the modified Booth algorithm and uses the two-stage Wallace tree on adders with redundant (ternary) and dual-rail ST-coding of their inputs and outputs. Group indication and bitwise input control of both Wallace tree pipeline stages provide an increase in ST-multiplier performance by 40% with a penalty of 2.3-2.5% in its hardware.