Плеханов Л. П., Денисов А. Н., Дьяченко Ю.Г., Мамонов Д.И., Морозов Н.В., Степченков Д.Ю. Реализация синтеза самосинхронных схем в базисе БМК // Российский форум «Микроэлектроника – 2021». 7-я Научная конференция «Электронная компонентная база и микроэлектронные модули» Сборник тезисов. Алушта (Республика Крым), 03.10-09.10.2021, Наноиндустрия, – М: Техносфера, 2021. Спецвыпуск Т.14, № 7S, 2021 – с. 395-397.
DOI: 10.22184/1993-8578.2021.14.7s. (Индексируется в РИНЦ). URL: https://disk.yandex.ru/d/FonzjCZ61JLVMA/.
Library reference: Plekhanov L. P., Denisov A. N., Diachenko Yu. G., Mamonov D. I., Morozov N. V., Stepchenkov D. Y. Implementing Self-timed Circuit Synthesis in Gate Array Basis // Russian Forum «Microelectronics — 2021». 7th Scientific Conference «Electronic Component Base and Microelectronic Modules». Collection of abstracts. Alushta (Republic of Crimea), 03.10-09.10.2021, Nanoindustry Russia – Technosphera JSC, Moscow 2021. Special Issue 14, № 7S, 2021 – P. 395-397.
Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.
Аннотация: Доклад посвящен реализации автоматизированного синтеза самосинхронных (CC) схем на основе описания схемы на языке Verilog и библиотеки стандартных элементов 5503СС, расширенной специфичными для СС-схем элементами. Программа синтеза имеет графический интерфейс и интегрируется в САПР полузаказных БИС «Ковчег» (МИЭТ).
Abstact: The report describes automated self-timed (ST) circuit synthesis implementation on a base of the circuit’s Verilog-description and the standard cell library 5503CC, extended with the cells specific to ST circuits. The synthesis program has a graphic user interface. It is integrated into gate array CAD «Kovcheg» (MIET).