Аппаратная реализация рекуррентного обработчика сигналов

Степченков Ю.А., Морозов Н.В., Дьяченко Ю.Г., Хилько Д.В. Аппаратная реализация рекуррентного обработчика сигналов // Системы и средства информатики, 2021. Т. 31. № 3. С. 113-122.

DOI: 10.14357/08696527210310. (Индексируется в РИНЦ, ВАК, RSCI). URL: http://www.ipiran.ru/journal/collected/2021_31_03_rus/Vol31_Issue3_2021.pdf.

Translation: Stepchenkov Yu.A., Morozov N.V., Diachenko Yu.G., Khilko D.V. Hardware Implementation of Recurrent Signal Processor // Systems and means of informatics, 2021. Vol. 33. Iss. 3, P. 113-122.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 19-11-00334). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 19-11-0034).

Аннотация: Представлены результаты аппаратной реализации гибридной многоядерной архитектуры рекуррентного сигнального процессора (ГМАРСП) в виде VHDL-модели уровня регистровых передач и ее апробации в виде макетного образца на отладочной плате с программируемой логической интегральной схемой (ПЛИС) Intel Arria10. Гибридная многоядерная архитектура рекуррентного сигнального процессора состоит из ведущего фон-неймановского процессора, реализующего управляющий уровень архитектуры, и потокового процессора с четырьмя вычислительными секциями на операционном уровне архитектуры. Аппаратная модель ГМАРСП представляет собой совокупность программной или аппаратной реализации управляющего процессора (УП) и VHDL-модели операционного уровня ГМАРСП. Программная реализация УП предоставляется системой Quartus автоматизированного проектирования цифровых СБИС на ПЛИС фирмы Intel. Аппаратную реализацию УП в виде двухъядерного процессора Cortex-A9 обеспечивает ПЛИС на отладочной плате.

Abstract: The paper presents the results of hybrid architecture of recurrent
multicore signal processor (HARMSP) hardware implementation as register
transfer level VHDL-model and its prototype approbation on a development
board with Intel Arria10 field-programmable gate array (FPGA). HARMSP
consists of von-Neumann master processor at control architecture level and
data-flow recurrent processor with four computing sections at operational level.
Hardware HARMSP model is a complex of software or hardware control
processor (CP) implementation and operational level VHDL-model. CAD
Quartus (Intel) provides the software CP implementation on FPGA, whereas
SoC FPGA on the development board contains the hardware CP implementation
as dual-core Cortex-A9 processor.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *