Степченков Ю. А., Дьяченко Ю. Г., Морозов Н. В., Степченков Д. Ю., Хилько Д. В., Дьяченко Д. Ю. Оптимизация самосинхронного конвейера // Системы высокой доступности, 2023. Т. 19. Вып. 1. С. 5–13.
DOI: 10.18127/j20729472-202301-01. Индексируется в Вак, Ядро Ринц. URL: http://radiotec.ru/ru/journal/Highly_available_systems/number/2023-1/article/23350.
Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.
Library reference: Yu.A. Stepchenkov, Yu.G. Diachenko, N.V. Morozov, D.Yu. Stepchenkov, D.V. Khilko, D.Yu. Diachenko. Self-timed pipeline optimization // Highly available systems, 2023. Vol 19. Iss. 1. P. 5-13.
Аннотация:
Постановка проблемы. Асинхронные схемы и их подкласс, самосинхронные (СС) схемы, являются альтернативой синхронным схемам. В них нет «дерева» глобального синхросигнала. Они реализуют избыточное кодирование данных, двухфазную дисциплину работы и обязательное подтверждение успешного завершения переключения в текущую фазу. Благодаря своим свойствам СС-схемы гарантируют обнаружение и локализацию любых константных неисправностей, широкий диапазон работоспособности по напряжению питания и температуре окружающей среды и надежное функционирование при любых задержках логических элементов, определяемых текущими условиями эксплуатации. Конвейеризация СС-схем способствует повышению их производительности за счет ускорения запрос-ответного взаимодействия между СС-устройствами в их составе и окружением, но одновременно увеличивает задержку схемы – время обработки порции входных данных.
Цель. Исследовать эффективность разбиения СС-схемы на ступени конвейера и определить условия, при которых конвейеризация СС-схемы улучшает ее потребительские характеристики на основе анализа вариантов организации СС-конвейера.
Результаты. Рост задержки СС-конвейера носит аддитивный линейный характер: выделение каждой дополнительной ступени конвейера вызывает увеличение его задержки на величину задержки переключения информационных выходов регистра. С учетом парафазного кодирования информационных сигналов в комбинационной части ступени СС-конвейера выходной регистр ступени целесообразно реализовывать на двухвходовых гистерезисных триггерах (С-элементах Маллера), обеспечивающих хранение и рабочего, и спейсерного состояния парафазного сигнала и облегчающих организацию запрос-ответного взаимодействия между ступенями конвейера и с окружением СС-конвейера. Производительность СС-конвейера определяется самыми медленными ступенями, имеющими максимальные задержки переключения в рабочую и/или спейсерную фазу среди четных и нечетных ступеней конвейера. Наиболее заметный рост производительности СС-схемы получается при переходе от одно- к двухступенчатой конвейерной реализации. Дальнейшее увеличение числа ступеней конвейера дает положительный эффект только в том случае, если оно сопровождается уменьшением задержки самой медленной ступени.
Практическая значимость. Практические рекомендации по реализации СС-конвейера, учитывающие разницу в сложности отдельных ступеней конвейера и обеспечивающие получение оптимального соотношения «производительность / аппаратная сложность» при разбиении СС-конвейера.
Abstract: High-performance computing systems are traditionally implemented as branched pipeline architectures. Global synchronization, on the one hand, facilitates pipelining, and on the other hand, requires the consistent clock «tree» construction and forces one to focus on the worst case, that is the slowest pipeline stage. Self-timed (ST) circuits are an alternative to synchronous circuits. Instead of global synchronization, they rely on the local request-acknowledge interaction of neighboring digital units connected to each other by common information signals. They use ST (dual-rail) data coding and a two-phase functioning discipline: the working phase serves for converting information, and the spacer phase provides simple completion detection of switching to any phase and the absence of signal’s glitches and hazards. Due to the global clock tree absence, two-phase discipline and the mandatory acknowledgement of the successful completion of the transition to the current phase, ST circuits guarantee the detection and localization of any stuck-at faults, a wide range of operability in terms of supply voltage and ambient temperature, and reliable operation at any cell delays, determined by the current operating conditions. These properties of ST circuits make them attractive for the implementation of digital units that operate reliably under extreme operating conditions. Self-timed (ST) circuits are an alternative to synchronous circuits. Instead of global synchronization, they rely on the local request-acknowledge interaction of neighboring digital units connected to each other by common information signals. They use ST (dual-rail) data coding and a two-phase functioning discipline: the working phase serves for converting information, and the spacer phase provides simple completion detection of switching to any phase and the absence of signal’s glitches and hazards. Due to the global clock tree absence, two-phase discipline and the mandatory acknowledgement of the successful completion of the transition to the current phase, ST circuits guarantee the detection and localization of any stuck-at faults, a wide range of operability in terms of supply voltage and ambient temperature, and reliable operation at any cell delays, determined by the current operating conditions. These properties of ST circuits make them attractive for the implementation of digital units that operate reliably under extreme operating conditions. Self-timed (ST) circuits are an alternative to synchronous circuits. Instead of global synchronization, they rely on the local request-acknowledge interaction of neighboring digital units connected to each other by common information signals. They use ST (dual-rail) data coding and a two-phase functioning discipline: the working phase serves for converting information, and the spacer phase provides simple completion detection of switching to any phase and the absence of signal’s glitches and hazards. Due to the global clock tree absence, two-phase discipline and the mandatory acknowledgement of the successful completion of the transition to the current phase, ST circuits guarantee the detection and localization of any stuck-at faults, a wide range of operability in terms of supply voltage and ambient temperature, and reliable operation at any cell delays, determined by the current operating conditions. These properties of ST circuits make them attractive for the implementation of digital units that operate reliably under extreme operating conditions. he output register’s bits of the SS-pipeline stage are implemented on two-input C-elements. Such an implementation provides storage of both the dual-rail signal’s working and spacer states and simplifies the request-acknowledge interaction of the pipeline stages. A change in the state of this stage register’s dual-rail information outputs initiates the switching of the next stage’s combinational logic to the corresponding phase before the register acknowledges the completion of its switching by the indication output. The indication outputs of the stage’s combinational logic and register control the phase switching of the previous stage’s register. he output register’s bits of the SS-pipeline stage are implemented on two-input C-elements. Such an implementation provides storage of both the dual-rail signal’s working and spacer states and simplifies the request-acknowledge interaction of the pipeline stages. A change in the state of this stage register’s dual-rail information outputs initiates the switching of the next stage’s combinational logic to the corresponding phase before the register acknowledges the completion of its switching by the indication output. The indication outputs of the stage’s combinational logic and register control the phase switching of the previous stage’s register. he output register’s bits of the SS-pipeline stage are implemented on two-input C-elements. Such an implementation provides storage of both the dual-rail signal’s working and spacer states and simplifies the request-acknowledge interaction of the pipeline stages. A change in the state of this stage register’s dual-rail information outputs initiates the switching of the next stage’s combinational logic to the corresponding phase before the register acknowledges the completion of its switching by the indication output. The indication outputs of the stage’s combinational logic and register control the phase switching of the previous stage’s register.