Оценка надежности синхронного и самосинхронного конвейеров

И. А. Соколов, Ю. А. Степченков, Ю. Г. Дьяченко, Ю. В. Рождественский. Оценка надежности синхронного и самосинхронного конвейеров // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 16, № 4, 2021 – 11 С. // Принято к печати

Indexed in Scopus(Q3).

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Самосинхронная (СС) схемотехника является альтернативой синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья исследует иммунность самосинхронных и синхронных схем к однократным кратковременным логическим сбоям с учетом аппаратурной избыточности СС-схем. СС-схемы за счет своей неотъемлемой части – индикаторной подсхемы, – способны обнаружить логический сбой, проявляющийся как инверсия состояния выхода логической ячейки схемы, и приостановить функционирование схемы до его исчезновения. Тем самым, СС-схемы маскируют однократный логический сбой и предотвращают искажение данных. Использование модифицированного гистерезисного триггера для реализации разряда регистра ступени конвейера маскирует практически все логические сбои в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в четыре раза снизить чувствительность СС-регистра к логическим сбоям внутри него. Количественные оценки сбоеустойчивости показывают явное (в 2,5 – 9,4 раза) преимущество СС-конвейера схемы в сравнении с синхронным аналогом.

Abstract: Self-timed (ST) circuitry is an alternative to synchronous circuits. ST circuits have several advantages over their synchronous counterparts due to their redundant complexity. The article investigates the immunity of self-timed and synchronous circuits to a single short-term soft error, considering the hardware redundancy of ST circuits. Due to their indication subcircuit, ST circuits can detect a soft error, which occurs as a logical cell’s output state inversion, and suspend the operation of the circuit until the soft error disappears. Thus, ST circuits mask a single soft error and prevent distortion of the data processing result. Pipeline stage register bit implementation on a  modified hysteretic trigger, preventing sticking in the anti-spacer, masks almost all soft errors in the pipeline stage’s combinational part. The DICE-like implementation of this trigger makes it possible to reduce the sensitivity of the ST register to the internal soft errors by a factor of four. Quantitative estimates of failure tolerance show a clear (by 2.5 — 6.8 times) advantage of the ST pipeline compared with the synchronous counterpart.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *