Анализ сбоеустойчивости самосинхронного конвейера

Соколов И.А., Степченков Ю.А., Дьяченко Ю.Г., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Анализ сбоеустойчивости самосинхронного конвейера // Системы и средства информатики, 2022. Т. 32. № 4. 11 С. // принято к печати

Индексируется в РИНЦ, ВАК, RSCI.

Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).

Аннотация: Практические самосинхронные (СС) схемы реализуются в виде конвейера, аналогично синхронным схемам. СС-схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья анализирует устойчивость СС-конвейера к однократным логическим сбоям с учетом его аппаратурной избыточности и в предположении, что логический сбой поражает только одну логическую ячейку схемы. За счет своей двухфазной дисциплины работы и обязательной индикации успешного завершения переключения в каждую фазу СС-схемы способны обнаружить логический сбой и приостановить функционирование схемы до его исчезновения. Сбоеустойчивый гистерезисный триггер в составе разряда регистра ступени конвейера обеспечивает иммунность регистра к любому логическому сбою в комбинационной части ступени конвейера. DICE-подобная реализация этого триггера позволяет в 2,7 раза повысить устойчивость СС-регистра к внутренним логическим сбоям. В целом СС-конвейер оказывается в 2,5 – 9,4 раза устойчивее к однократным логическим сбоям, чем его синхронный аналог.

Abstract: Practical self-timed (ST) circuits are implemented as pipelines, similar to synchronous circuits. ST circuits have some advantages compared to synchronous counterparts but are redundant in hardware. The article analyzes the stability of the ST pipeline to single soft errors, taking into account its hardware redundancy and assuming that each soft error affects only one circuit’s logical cell. Due to their two-phase work discipline and the mandatory indication of the successful completion of the switching in each phase, the ST circuits can detect a soft error and suspend the operation of the circuit until it disappears. A failure-tolerant hysteretic trigger as part of the pipeline stage register’s bit ensures that the register is immune to any soft error in the pipeline stage’s combinational part. The DICE-like implementation of this trigger increases the ST register tolerance to internal soft errors by a factor of 2.7. The ST pipeline is generally 2.5 – 6.8 times more immune to single soft errors than its synchronous counterpart.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *