Захаров В.Н., Степченков Ю.А., Дьяченко Ю.Г., Морозов Н.В., Плеханов Л.П., Степченков Д.Ю. Свойства и оптимизация самосинхронных схем // Системы и средства информатики, 2025. Т. 35. № 1. С. 149-169.
DOI: 10.14357/08696527250108, EDN: QPTSAO. Инд. в ядре РИНЦ, ВАК, RSCI, БС2. URL: http://www.ipiran.ru/journal/collected/2025_35_01_rus/Vol35_Issue1_2025.pdf
Финансовая поддержка: Исследование выполнено в рамках государственного задания № FFNG-2024-0010/ FundingAgency: The study was carried out within the framework of state assignment No.FFNG-2024-0010.
Library reference: Zakharov V. N., Stepchenkov Yu. A., Diachenko Yu. G., Morozov N. V., Plekhanov L. P., Stepchenkov D. Yu. Properties and optimization of self-timed circuits // Systems and means of informatics, 2025. Vol. 35. Iss. 1. P. 149-169.
Аннотация: Статья посвящена краткому обзору тенденций развития и достижений в области самосинхронных (СС) схем. За счет избыточного кодирования данных и двухфазной дисциплины СС-схемы обладают рядом преимуществ в сравнении с синхронными (С) аналогами. Они надежно функционируют при любых задержках элементов, выявляют любые константные неисправности, имеют предельно широкий диапазон работоспособности по напряжению питания и температуре окружающей среды. Практическая разработка СС-устройств разной сложности доказала эффективность СС-реше- ний, особенно в высоконадежных и отказоустойчивых применениях. Статья приводит результаты сравнительных испытаний тестовых образцов С- и СС- схем, оценки быстродействия и сбоеустойчивости СС-схем разного уровня сложности. Описана групповая индикация многоразрядных СС-схем, повышающая их быстродействие на 40% за счет незначительного увеличения (менее 3%) аппаратных затрат. Приведены схемотехнические методы защиты от логических сбоев, улучшающие естественную иммунность СС-схем к неблагоприятным воздействиям и обеспечивающие уровень сбоеустойчивости СС-схем в несколько раз выше, чем у С-аналогов.
Abstract: The article is devoted to the brief overview of the development trends and achievements of self-timed (ST) circuits. Due to redundant data coding and two-phase discipline, ST circuits have a number of advantages over synchronous counterparts. They operate reliably with any cell delays, detect any constant faults, and have an extremely wide performance range in terms of supply voltage and ambient temperature. Practical development of ST units with varying complexity has proven the effectiveness of ST solutions, especially in highly reliable and fault-tolerant applications. The article presents the comparative test results of synchronous and ST circuit test chips and the performance and fault tolerance estimates for ST circuits of varying complexity. Group indication of multibit ST circuits increases their performance by 40% due to a slight increase (less than 3%) in hardware complexity. The developed design methods of protection against soft errors improve the natural immunity of ST circuits to adverse effects and ensure a level of fault tolerance of ST circuits several times higher than that of the synchronous counterparts.