Тюрин С. Ф., Васенин И. А., Степченков Ю. А., Дьяченко Ю.Г. Комбинированное кодирование в элементах программируемых логических интегральных схем // Системы и средства информатики, 2025. Т. 35. № 2. С. 3-16.
DOI: 10.14357/08696527250201, EDN: NCZKUW. Инд. в ядре РИНЦ, ВАК, Ядро РИНЦ, RSCI, БС2. URL: http://www.ipiran.ru/journal/collected/2025_35_02_rus/Vol35_Issue2_2025.pdf
Финансовая поддержка: Исследование выполнено в рамках государственного задания № FFNG-2024-0010/ Funding Agency: The study was carried out within the framework of state assignment No.FFNG-2024-0010.
Library reference: Tyurin S. F., Vasenin I. A., Stepchenkov Yu. A., Diachenko Yu. G. Combined encoding in elements of field-programmable gate arrays // Systems and means of informatics, 2025. Vol. 35. Iss. 2. P. 3-16.
Аннотация: Рассматривается комбинированное кодирование переменных логического элемента LUT (Lookup Table) и настроек мультиплексора – коммутатора связей межсоединений (мультиплексора маршрутизации) программируемых логических интегральных схем (ПЛИС) типа FPGA (Field-Programmable Gate Array). Предлагаемый метод комбинирования позиционного и унитарного кодирования позволяет снизить временну́ю задержку вычисления логической функции при заданных аппаратных ограничениях либо уменьшить аппаратные затраты коммутатора связей при ограничениях на временную задержку. В статье описывается модель такого кодирования и метод синтеза соответствующего элемента, приводятся оценки сложности в числе транзисторов и результаты схемотехнического и топологического моделирования. Моделирование подтверждает работоспособность предлагаемого элемента. Анализ показывает эффективность принятого подхода по сложности в числе транзисторов и площади кристалла, временно́й задержке и потребляемой мощности. Разработанный элемент с комбинированным кодированием позволяет существенно снизить временну́ю задержку при вычислении функций большого числа переменных и затраты конфигурационной памяти межсоединений.
Abstract: The authors consider the variables’ combined coding of a Lookup Table (LUT) logical element and a routing multiplexer that is an interconnect switch of the Field-Programmable Gate Array (FPGA). The proposed method of combining positional and unitary coding ensures the reduction of the logical function calculation delay under given hardware limitations or the reduction of the communication switch hardware costs under restrictions on the delay. The paper describes a model of such encoding and a method for synthesizing the corresponding element. It provides complexity estimates in terms of transistors and results of circuit and layout simulation. Simulation proves the proposed element’s performance. The analysis shows the effectiveness of the adopted approach in terms of complexity, layout area, time delay, and power consumption.
The developed element with combined encoding can significantly reduce the time delay when calculating functions of a large variable number and the interconnect configuration memory volume.