Тюрин С. Ф., Никитин М. С., Степченков Ю. А., Дьяченко Ю. Г. Многовариантное резервирование с учетом логико- топологических особенностей // Информатика и ее применения, 2025. Т. 19. № 3. С. 55−66.
DOI: 10.14357/19922264250307, Инд. в ядре РИНЦ, Scopus Q3, RSCI, БС2, ВАК , EDN: TXXPPO. EID: 2-s2.0-105018753582. Part of ISSN: 19922264 23109912.
Финансовая поддержка: Исследование выполнено в рамках государственного задания № FFNG-2024-0010/ Funding Agency: The study was carried out within the framework of state assignment No.FFNG-2024-0010.
Library reference: Tyurin S. F., Nikitin M. S., Stepchenkov Yu. A., Diachenko Yu. G. Multioption redundancy taking into account logical and topological features of transistor circuit // Informatics and applications, 2025. Vol. 19. Iss. 3. P. 55-66.
Аннотация: Рассматривается пассивная отказо- и сбоеустойчивость цифровых элементов и устройств с использованием многовариантной избыточности с учетом топологических особенностей резервирования транзисторов. Строится модель, включающая мажоритарное резервирование каналов с резервированием самих мажоритаров, допускающих «развал» каналов при диагностировании, глубокое резервирование с избыточностью на уровне слоев отдельных каналов со специальными мажоритарами, обеспечивающими конфигурирование слоев в каналы. Известные методы комбинируются в соотношении, оптимизирующем заданную целевую функцию с требуемыми ограничениями. Кроме того, применяется резервирование на уровне отдельных транзисторов с разной степенью парирования отказов. Исследуются топологические особенности такого резервирования путем построения различных вариантов схем на основе дизъюнктивной нормальной формы (ДНФ), конъюнктивной нормальной формы (КНФ) и промежуточных форм. Устанавливается мощность множества таких вариантов. Предлагается метод поиска топологически лучшего варианта при большой размерности устройства. Путем топологического моделирования устанавливается предпочтительный вариант резервирования по показателю произведения потребляемой мощности на задержку переключения. Приводятся примеры параметров созданных топологий.
Abstract: The authors consider the variables’ combined coding of a Lookup Table (LUT) logical element and a routing multiplexer that is an interconnect switch of the Field-Programmable Gate Array (FPGA). The proposed method of combining positional and unitary coding ensures the reduction of the logical function calculation delay under given hardware limitations or the reduction of the communication switch hardware costs under restrictions on the delay. The paper describes a model of such encoding and a method for synthesizing the corresponding element. It provides complexity estimates in terms of transistors and results of circuit and layout simulation. Simulation proves the proposed element’s performance. The analysis shows the effectiveness of the adopted approach in terms of complexity, layout area, time delay, and power consumption.
The developed element with combined encoding can significantly reduce the time delay when calculating functions of a large variable number and the interconnect configuration memory volume.