Yuri A. Stepchenkov, Yuri G. Diachenko, Dmitri V. Khilko. Mapping Self-Timed Sequential Circuits on the Basis of the Original Synchronous Counterpart Description // 2025 International Conference on Industrial Engineering, Applications and Manufacturing (ICIEAM), Sochi, Russian Federation, 2025. – IEEE P. 836-841.
DOI: 10.1109/ICIEAM65163.2025.11028582. Indexed in Scopus, РИНЦ
Финансовая поддержка: Исследование выполнено за счет гранта Российского научного фонда № 25-29-20207, https://rscf.ru/project/25-29-20207/). / FundingAgency: The research was funded by a grant Russian Science Foundation (25-29-20207).
Abstract: Self-timed (ST) digital circuits, which constitute a subclass of asynchronous circuits, have a number of advantages over synchronous and asynchronous counterparts. Due to the two-phase discipline, redundant data encoding and mandatory acknowledging of successful switching completion in each operation phase, ST circuits operate in a wider range of supply voltage and temperature and are more resistant to soft errors. Excessive hardware costs inherent in ST circuits do not play a significant role at the current semiconductor technology development level. However, the lack of qualified developers and automated design tools for ST circuits hamper the wide ST circuits’ practical use. The paper considers an approach to the ST circuit design based on the formalized transformation of the original synchronous Verilog-description of a digital circuit into a description of an ST circuit that has all the ST circuit’s properties and ensures the ST circuit synthesis with minimal hardware complexity. The most difficult stage of converting a synchronous circuit description into its ST description is sequential unit implementation. It requires taking into account the nuances of the functioning of ST triggers and units based on them. The paper proposes a formalized method for substituting ready-made parameterized templates of typical sequential ST units instead of synchronous counterparts based on extracting the synchronous counterpart’s properties and selecting the most suitable ST template.
Аннотация: Самосинхронные (СС) цифровые схемы, составляющие подкласс асинхронных схем, имеют ряд преимуществ в сравнении с синхронными и асинхронными аналогами. Благодаря двухфазной дисциплине, избыточному кодированию данных и обязательному подтверждению успешного завершения переключения в каждую фазу работы, СС-схемы работают в более широком диапазоне напряжения питания и температуры и более устойчивы к логическим сбоям. Избыточные аппаратные затраты, присущие СС-схемам, на современном уровне развития полупроводниковой технологии не играют существенной роли. Однако широкому практическому использованию СС-схем препятствует отсутствие квалифицированных разработчиков и средств автоматизированного проектирования СС-схем. Статья рассматривает подход к проектированию СС-схем, основанный на формализованном преобразовании (десинхронизации) исходного синхронного описания цифровой схемы на языке Verilog в описание СС-схемы, обладающей всеми свойствами СС-схем, и обеспечивающий синтез СС-схемы с минимальными аппаратными затратами. Наиболее сложным этапом преобразования синхронного описания схемы в ее СС-описание является реализация последовательностных устройств. Она требует учета нюансов функционирования СС-триггеров и устройств на их основе. Статья предлагает формализованный метод подстановки готовых параметризованных шаблонов типовых последовательностных СС-устройств вместо синхронных аналогов на основе экстрагирования свойств синхронного аналога и поиска наиболее подходящего СС-шаблона.
Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.