Yuri Diachenko, Nikolai Morozov, Leonid Plekhanov, Dmitri Stepchenkov, Denis Diachenko. Self-Timed Multiply-Add-Subtract Unit Cases // 2025 XVII International Conference on Actual Problems of Electronic Instrument Engineering (APEIE), 14-16 November, 2025. – IEEE, 6 p.
DOI: 10.1109/APEIE66761.2025.11289383. Indexed in Scopus, РИНЦ.
Финансовая поддержка: Исследование выполнено за счет гранта Российского научного фонда № 25-19-00508, https://rscf.ru/project/25-19-00508/ / FundingAgency: The research was funded by a grant Russian Science Foundation No 25-19-00508, https://rscf.ru/en/project/25-19-00508/
Abstract: This article examines the optimal selection of a circuit design basis for a self-timed Fused Multiply-Add-Subtract unit. It multiplies two operands, then calculates the sum and difference of the product and the third operand. Its specification complies with IEEE 754. The article describes and compares two Fused Multiply-Add-Subtract unit cases. The first case performs multiplication and subsequent addition and subtraction using a ternary self-timed code. The second case uses dual-rail encoding with a null spacer. The normalization and rounding of the sum and difference in both cases are implemented using dual-rail encoding. The article demonstrates that the case with dual-rail encoding of input and intermediate operands at all stages of the calculation process has lower complexity. The number of complementary metal-oxide-semiconductor transistors in it is 15% fewer than in the case with ternary encoding of the multiplier, adder, and subtractor operands. As a result, the layout implementation of the ternary Fused Multiply-Add-Subtract unit case in 65 nm complementary metal-oxide-semiconductor technology takes up 24% more die area than the dual-rail one. Besides, the ternary Fused Multiply-Add-Subtract unit case performance is 10% worse than the dual-rail-encoded case performance, taking into account parasitic parameters extracted from the layout.
Аннотация: Статья рассматривает вопрос оптимального выбора схемотехнического базиса проектирования самосинхронного умножителя с накоплением. Он выполняет умножение двух операндов с последующим вычислением суммы и разности произведения и третьего операнда. Спецификация умножителя соответствует стандарту IEEE 754. Статья описывает и сравнивает два варианта умножителя. В первом варианте умножение и последующие сложение и вычитание выполняются в троичном самосинхронном коде. Второй вариант использует для этого парафазное кодирование с нулевым спейсером. Этапы нормализации и округления результатов сложения и вычитания в обоих вариантах реализуются в парафазном коде. Статья демонстрирует, что вариант с парафазным кодированием входных и промежуточных операндов на всех этапах вычисления обладает меньшей сложностью. Число комплементарных металл-диэлектрик-полупроводник (КМДП) транзисторов в нем на 16 % меньше, чем в варианте с троичным кодированием операндов умножителя, сумматора и вычитателя. Топологическая реализация троичного умножителя в 65-нм технологии требует на 26% больше места на кристалле, в сравнении с парафазным вариантом. При этом быстродействие троичного умножителя с учетом паразитных параметров, извлеченных из топологии, оказывается на 11% хуже чем у двоичного варианта.
Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.