I. Sokolov , Yu. Stepchenkov , Yu. Diachenko. Comparison of Synchronous and Self-Timed Circuit Soft Error Tolerances // Lobachevskii Journal of Mathematics, 2025, Vol. 46, No. 8, P. 3834–3844. c© Pleiades Publishing, Ltd., 2025.
DOI: 10.1134/S1995080225610331 Инд. в ядре РИНЦ, WoS, Scopus Q2, RSCI, БС2, ВАК. URL: https://link.springer.com/article/10.1134/S1995080225610331, ISSN 1995-0802
Финансовая поддержка: Исследование выполнено в рамках государственного задания № FFNG-2024-0010/ FundingAgency: The study was carried out within the framework of state assignment No. FFNG-2024-0010.
Abstract: The article compares the synchronous and self-timed (ST) circuit tolerance against a single short-term soft error. A nuclear particle running through the integrated circuit semiconductor body is considered the most probable soft error source. The article estimates a critical soft error probability in synchronous and ST circuits, implemented as pipelines, for a given nuclear particle flux density and proposes mathematical models describing the critical soft error probabilities depending on the circuit’s characteristics and the soft error parameters. Calculations show that the ST pipeline has, on average, 7.3 times better immunity to the single short-term soft errors compared to the synchronous counterpart. Taking into account the ST pipeline’s hardware redundancy and an associated larger die area of its implementation, the critical soft error intensity in the ST pipelines is about 4 times less than in the synchronous counterparts.
Аннотация: Статья сравнивает влияние одиночного кратковременного логического сбоя на работоспособность синхронной и самосинхронной схем. В качестве наиболее вероятного источника логического сбоя рассматривается ядерная частица, пролетающая через объем полупроводника интегральной микросхемы. Статья оценивает вероятности появления критического логического сбоя в синхронной и самосинхронной (СС) схемах, реализованных в виде конвейера, при заданной плотности потока ядерных частиц и предлагает математические модели, описывающие вероятности появления критического логического сбоя в зависимости от характеристик схемы и параметров логического сбоя. Расчеты показывают, что СС-конвейер обладает в среднем в 7,3 раза лучшей устойчивостью к кратковременному одиночному логическому сбою в сравнении с синхронным аналогом. С учетом аппаратной избыточности СС-конвейера и связанной с ней большей площадью топологической реализации интенсивность логических сбоев в СС-конвейере примерно в 4 раза меньше, чем в синхронном аналоге.