Степченков Ю.А., Хилько Д.В., Дьяченко Ю.Г., Морозов Н.В., Степченков Д. Ю., Орлов Г.А. Методика десинхронизации при синтезе самосинхронных схем // Системы и средства информатики, 2024. Т. 34. № 1. С. 33-43.
DOI: 10.14357/08696527240103. EDN: GVPYUH. Инд. в ядре РИНЦ, ВАК, RSCI, БС К3. URL: http://www.ipiran.ru/journal/collected/2024_34_01_rus/Vol34_Issue1_2024.pdf.
Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).
Аннотация: Самосинхронные (СС) цифровые схемы обладают несомненными преимуществами в сравнении с синхронными аналогами. Однако синтез СС-схем в настоящее время требует от пользователя глубоких познаний в об-ласти СС-схемотехники, поскольку уровень его автоматизации еще далек от уровня, достигнутого в промышленных системах автоматизированного проектирования (САПР) синхронных схем, и ориентирован на задание поведения синтезируемой схемы в специфичных форматах. Проектирование СС-схем более трудоемко и специфично в сравнении с синхронными схемами из- за необходимости соблюдения строгих принципов их реализации. Важный этап синтеза СС-схемы из исходного Verilog-описания синхронной схемы — десинхронизация, которая обеспечивает абстрагирование от глобального тактового сигнала и подготовку к использованию асинхронного запрос-ответного взаимодействия. Статья рассматривает методику ее реализации и принципы формализации, обеспечивающие корректное построение СС-схемы на основе эвристических алгоритмов определения взаимосвязи функциональных бло-ков (ФБ) в составе синтезируемой схемы и организации их взаимодействия в строгом соответствии с дисциплиной работы СС-схемы.
Abstract: Self-timed (ST) digital circuits have undoubted advantages over synchronous counterparts. However, ST circuit synthesis currently requires the user to have deep knowledge in the ST circuit technology field, since its automation level is still far from the level achieved in industrial computer- aided design systems for synchronous circuits and is focused on assigning the synthesized circuit behavior in specific formats. Designing of ST circuits is more labor-intensive and specific in comparison with synchronous circuits because of the need to adhere to the strict principles for their implementation. Desynchronization is an important stage in the ST circuit synthesis based on the original Verilog description of the circuit operation algorithm. It provides circuit separation from the global clock and asynchronous request-acknowledge interaction usage preparation. The article considers the desynchronization implementation methodology and its formalization principles. The proposed method ensures an ST circuit correct construction based on heuristic algorithms determining the relationships between functional blocks in the synthesized circuit and organizing their interaction in strict accordance with the ST circuit operation discipline.