Степченков Ю.А., Дьяченко Ю.Г., Морозов Н.В., Степченков Д.Ю., Дьяченко Д.Ю. Реализация суммирующих самосинхронных счетчиков // Системы и средства информатики, 2024. Т. 34. № 3. С 123-135.
DOI: 10.14357/08696527240309. Инд. в ядре РИНЦ, ВАК, RSCI, БС2. EDN: PUYHSS. URL: http://www.ipiran.ru/journal/collected/2024_34_03_rus/Vol34_Issue3_2024.pdf
Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).
Library reference: Stepchenkov Yu. A., Diachenko Yu. G., Morozov N. V., Stepchenkov D. Yu., Diachenko D. Yu. Self-timed up counter implementation // Systems and means of informatics, 2024. Vol. 34. Iss. 3. P. 123-135.
Аннотация: Статья посвящена проблеме реализации самосинхронных (СС) двоичных счетчиков. Самосинхронные схемы представляют собой схемотехнический базис, альтернативный синхронному базису при реализации цифровых устройств. Самосинхронный базис обеспечивает устойчивое функционирование цифрового устройства при любых задержках реализующих его логических элементов. Основой для этого служат двухфазная дисциплина работы и индикация всех переключений схемы, требующие некоторой аппаратной избыточности. В части допустимых условий эксплуатации — напряжения питания и температуры окружающей среды — СС-схемы обладают значительным преимуществом в сравнении с синхронными аналогами. Последовательные СС-счетчики в меньшей степени избыточны, чем комбинационные СС-схемы, из-за более простой индикаторной подсхемы. Их синтез достаточно просто формализуется на основе готовых счетных СС-триггеров. Однако для реализации СС-предустановки счетчиков необходимо соблюдать определенную последовательность формирования их входов. Статья обсуждает схемотехнический базис реализации суммирующих СС-счетчиков и предлагает оптимальные по аппаратным затратам технические решения, обеспечивающие СС-предустановку счетчика.
Abstract: The article is devoted to the problem of self-timed (ST) binary up counter implementation. The ST circuits are an alternative to the synchronous ones when implementing digital units. The ST basis ensures stable operation of a digital unit regardless of any delays in the internal logical cells. A two-phase operating discipline and full indication of all circuit’s switches provide such behavior but they require some hardware redundancy. In terms of permissible operating conditions including supply voltage and ambient temperature, ST circuits have a significant advantage over synchronous counterparts. Sequential ST counters are less redundant than combinational ST circuits due to the simpler indication subcircuit. Their synthesis is quite simply formalized on the readymade counting ST flip-flops basis. However, to implement their ST preset, one should perform a certain time sequence of their inputs. The article considers the circuitry basis for the ST up counter implementation and proposes optimal circuitry solutions in terms of hardware complexity that provide ST counter preset.