Степченков Ю. А., Дьяченко Ю. Г., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Формализация синтеза самосинхронных счетчиков // Системы и средства информатики, 2024. Т. 34. № 2. С. 66-82.
DOI: 10.14357/08696527240205. Инд. в ядре РИНЦ, ВАК, RSCI, БС2. EDN: KDIEOJ. URL: http://www.ipiran.ru/journal/collected/2024_34_02_rus/Vol34_Issue2_2024.pdf
Финансовая поддержка: Исследование выполнено в рамках НИР “Информационные, управляющие и телекоммуникационные системы 2024-2028”, шифр FFNG-2024-0010. / Funding Agency: The study was carried out within the framework Information, control and Telecommunication systems 2024-2028”, R&D No FFNG-2024-0010.
Library reference: Stepchenkov Yu. A., Diachenko Yu. G., Morozov N. V., Stepchenkov D. Yu., Diachenko D. Yu. Self-timed counter synthesis formalization // Systems and means of informatics, 2024. Vol. 34. Iss. 2. P. 66-82.
Аннотация: Самосинхронные (СС) схемы обладают высокой надежностью. Они гарантируют обнаружение и локализацию любых константных неисправностей и демонстрируют высокий уровень сбоеустойчивости. Однако проектирование СС-схем более трудоемко в сравнении с синхронными аналогами из-за необходимости построения дополнительной индикаторной подсхемы и соблюдения принципов функционирования схем, относящихся к классу СС-схем. Автоматическое преобразование исходной схемы, описанной аппаратно как синхронная схема, в СС-реализацию обеспечивается с помощью процедуры формализованной десинхронизации. Но при синтезе последовательностных СС-устройств, в том числе СС-счетчиков, формальная десинхронизация приводит к чрезмерной аппаратной избыточности и, как следствие, к их низкому быстродействию. Статья обосновывает подход к синтезу СС-счетчиков, базирующийся на формализации эвристических методов их построения и обеспечивающий гарантированное получение действительно СС-реализации, функционирующей в полном соответствии с исходным описанием и обладающей близкими к оптимальным потребительскими характеристиками.
Abstract: Self-timed (ST) circuits have high reliability. They guarantee detection and localization of any persistent faults and demonstrate a high level of fault tolerance. However, designing ST circuits is more labor-intensive compared to synchronous circuits because one should construct an additional indication subcircuit and adhere to the principles of truly ST circuit implementation. Formalized desynchronization provides automatic conversion of the original synchronous circuit description into the self-timed one but when synthesizing sequential ST units, including ST counters, it leads to excessive hardware redundancy and, as a consequence, to their low performance. The article substantiates the approach to the ST counter synthesis based on the heuristic method formalization for their construction and ensuring the guaranteed resulted truly ST implementation that functions in full accordance with the original description and has close to optimal consumer characteristics