Дьяченко Ю.Г., Степченков Ю.А., Хилько Д.В. Синтез самосинхронных счетчиков // Машиностроение: сетевой электронный научный журнал, 2024. Т. 11. № 3. С. 39-44.
DOI: 10.24892/RIJIE/20240306. EDN: NPZJUA. Инд. в РИНЦ. URL: https://indust-engineering.ru/issues/2024/2024-3.pdf.
Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).
Diachenko Yu.G., Stepchenkov Yu.A., Khilko D.V. Self-timed counter synthesis // Russian internet journal of industrial engineering, 2024. Vol. 11. Iss. 3. P. 39-44.
Аннотация: Самосинхронные (СС) схемы обладают более высокой надежностью в сравнении с синхронными аналогами и могут служить перспективным схемотехническим базисом для реализации микроэлектронных устройств управления робототехническими комплексами и производственными системами. Однако проектирование СС-схем более трудоемко и не тривиально из-за необходимости соблюдения строгой дисциплины формирования сигналов и построения дополнительной индикаторной подсхемы. Синтез комбинационных СС-схем достаточно просто формализуется путем дуализации системы логических функций, полученной логическим синтезатором, и добавления индикаторной подсхемы. Однако при синтезе СС-устройств с памятью, в том числе СС-счетчиков, такой подход приводит к чрезмерной аппаратной избыточности и, как следствие, к низкому быстродействию полученных решений. Статья анализирует схемотехнический базис для оптимальной реализации многоразрядных СС-счетчиков и предлагает метод синтеза СС-счетчиков на основе параметризованных шаблонов тела СС-счетчика и его окружения, обеспечивающий самосинхронность реализации, ее полное функциональное соответствие исходному описанию и близкие к оптимальным потребительские характеристики.
Abstract: Self-timed (ST) circuits have a number of advantages over synchronous counterparts. They do not require global synchronization, are free from signal races and glitches, have a wider operating range and higher reliability. Therefore, they can serve as a promising circuitry basis for the implementation of microelectronic control devices for robotic systems and production complexes. However, at present, ST circuits have not yet found widespread use for several reasons. One of the reasons is the more labor-intensive and non-trivial design due to the obligatory adherence of strict signal generation discipline, proper request-acknowledge interaction organization between the ST circuit’s functional parts, and building an additional indication subcircuit. The synthesis of combinational ST circuits is well studied and formalized. The synchronous circuit obtained by the logic synthesizer is converted into an ST circuit by dualizing the logical function system and adding an indication subcircuit. However, when synthesizing ST units with memory, including ST counters, the use of a synchronous logic synthesizer leads to excessive hardware redundancy of the circuit’s functional part. Because of this, the indication subcircuit becomes more complex, which also degrades performance. The article considers the multi-bit ST counter design features, as well as proposes a circuit design basis for their optimal implementation and a method for their synthesis based on parameterized templates. Templates describe the ST counter body and its environment. They ensure implementation’s self-timing, its full functional compliance with the original description, and the ability to configure it to any given bit width. The approach proposed in the article guarantees the final product synthesis with consumer characteristics close to optimal.