Проектирование и синтез асинхронного DRAM

Virantha N. Ekanayake, Rajit Manohar

Мы представляем проектирование высокопроизводительного конвейеризованного асинхронного DRAM «на чипе», годного для использования в кэше микропроцессора. Хотя традиционные структуры DRAM имеют большую задержку выборки и даже более длительные времена циклов, наш проект достигает субнаносекундной задержки моделируемого ядра и приемлемого времени цикла 4,8 нс в стандартном 0,25-микронном логическом процессе. Мы показываем также, как можно преодолеть проблему времени цикла, используя конвейеризованные чередующиеся банки данных с малочувствительными асинхронными управляющими схемами с квазизадержкой. Таким образом, мы можем приблизиться к производительность SRAM, обычно используемого для кэшей, при преимуществе меньшей площади DRAM.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *