Fault-Tolerance of the Self-Timed Circuits

Yuri A. Stepchenkov, Anton N. Kamenskih, Yuri G. Diachenko, Yuri V. Rogdestvenski, and Denis Y. Diachenko. Fault-Tolerance of the  Self-Timed Circuits  // 2019 10th International Conference on Dependable Systems, Services and Technologies (DESSERT). (indexed in Scopus).
DOI: 10.1109/DESSERT.2019.8770047.

Abstract: the paper discusses a fault-tolerance problem for digital integrated circuits. Due to their properties, self-timed circuits, unlike synchronous counterparts, are immune towards the greater part of the short-term logical faults. Indication of an illegal state of the dual-rail signal as second spacer increases fault-tolerance of the combinational selftimed circuits up to 82%. Self-timed triggers, due to their indication features, are immune to 44% logical faults. The use of special methods of doubling transistors and bistable cells, which are the basis of the self-timed triggers, enhances their fault-tolerance up to 80%.

Аннотация: Статья посвящена проблеме надежности цифровых интегральных микросхем. Благодаря своим свойствам, самосинхронные схемы, в отличие от синхронных аналогов, иммунны по отношению к большей части кратковременных логических сбоев. Реализация индикации запрещенного состояния парафазного сигнала как второго спейсера повышает сбоеустойчивость комбинационных самосинхронных схем до 82%. Самосинхронные триггеры, благодаря своей индикации, невосприимчивы к 44% логических сбоев. Использование специальных методов дублирования транзисторов и RS-триггеров, составляющих основу самосинхронных триггеров, обеспечивает повышение их сбоеустойчивости до уровня 80%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Delay-Insensitive Floating Point Multiply-Add-Subtract Unit

I.A. Sokolov, Y.V. Rogdestvenski, Y.G. Diachenko, Y.A. Stepchenkov, N.V. Morozov, D.Y. Stepchenkov, D.Y. Diachenko. Delay-Insensitive Floating Point Multiply-Add-Subtract Unit / Problems of Advanced Micro- and Nanoelektronic Systems Development – 2019, Issue III, Moscow, IPPM RAS, P. 20-25. (is indexed in Scopus).
DOI: 10.31114/2078-7707-2019-3-20-25

Abstract: The subject of this paper is a floating point unit implementing fused multiply-add-subtract operation. It be-longs to the delay-insensitive self-timed (ST) circuits which do not depend on delays both in cells and on wires. It is fully compliant with IEEE 754 Standard and processes both a sum and difference between product of first two operands and third operand. Each 64-bit input operand contains either one double precision number, or two single precision numbers. Thus presented unit calculates either one operation with double precision numbers, or two simultaneous operations with single precision numbers. Multiplier utilizes modified Booth algorithm. In order to increase its performance, it is divided into two pipeline stages with accelerated forced switching to spacer phase. Booth encoder circuit is integrated into an input FIFO. FIFO is implemented as a register file with an output multiplexer and read/write address counters. Using ternary redundant ST code for multiplying, adding and subtracting provides reduction of unit’s complexity. Indication subcircuit considers the constrains imposed by an isochronous area for chosen fabrication technology. For de-creasing energy consumption, the fused multiply-add-subtract unit implements one-channel pipeline. The unit is designed for 65-nm CMOS bulk technology using an indus-trial standard cell library supplemented by self-timed cells. It provides 3 Gflops performance and 2.9-ns latency.

Самосинхронный делитель CMOS 160 нс 54b с нулевыми накладными расходами

Ted E. Wllliarns, Mark A Horowltz

Эта схема показывает самосинхронное кольцо выполнения итераций, которое достигает скорости комбинационного массива, используя только фракцию кремниевой области. Ступени в кольце вычисляют цифры частного мантиссы для операции деления с плавающей запятой. В отличие от схем, которые осуществляют самосинхронизацию при использовании генератора часов на чипе, чтобы обеспечить внутренние часы для синхронных блоков, схема этой статьи использует локальную процедуру квитирования между полностью асинхронными блоками и будет работать корректно при любых значениях задержек вентилей [1]. ’Чтобы избежать требования соответствия задержкек пути, информация завершения внедряется в данные по всему проекту при использовании двойных монотонных пар проводов. Предварительно заряженные функциональные блоки используют слитный n-канал со сбросом нижней строки, чтобы выбрать, какой из проводов в каждой паре установить в высокий уровень.

Проект синхронного и асинхронного конвейеризованных умножителей с переменной задержкой

Mauro Olivieri

Эта статья представляет новую архитектуру умножителя с переменной задержкой, подходящую для реализации в качестве самосинхронного ядра умножителя или полностью синхронного ядра многоциклового умножителя. Архитектура комбинирует алгоритм Booth 2-ого порядка с конвейеризованной организацией матрицы сохранения расщепленного переноса, включая многократный пропуск строки и оконечный сумматор с предсказанием завершения, выбранного переносом. В статье изложены архитектурный и логический проект, проектирование схем CMOS и оценка производительности. В технике CMOS 0,35 мкм ожидаемое устойчивое время цикла для 32-разрядной синхронной реализации – 2,25 нс. Моделирование командного уровня дает оценку 54 % одноцикловых и 46 % двухцикловых операций в выполнении SPEC95. Используя ту же технологию CMOS, 32-разрядная асинхронная реализация в SPEC95 выполнении, как ожидается, достигнет средней производительности 1,76 нс и задержки 3,48 нс.

Двухступенчатый c-элемент MULLER

Scott M. Fairbanks

C-элемент Muller содержит две ступени. Первая ступень состоит из вентилей NAND и NOR, каждый управляется всеми входами к С-элементу Muller. Во второй ступени выходы двух вентилей используются независимо для включения и выключения двух выходных транзисторов, управляющих выходом С-элемента Muller. Триггер хранения служит для сохранения значения выхода между изменениями. Поскольку ток из каждого вентиля схемы относится только к одному выходному транзистору, задержка сокращается. Кроме того, ненужный выходной транзистор выключается, как только это логически возможно, часто во время неиспользуемого интервала, хотя входные значения различны, что приводит к задержке и к перекрестному току. В предпочтительном исполнении каждый из вентилей NAND и NOR включает в себя ряд последовательных транзисторов и ряд параллельных транзисторов. Параллельные транзисторы в этих вентилях работают вместе, чтобы изменять значение выхода, когда все входы изменяются одновременно; это позволяет использовать параллельные транзисторы с меньшей полосой пропускания, чем обычно используется в вентилях NAND и NOR. Использование узкополосных транзисторов позволяет упростить управление входов, улучшая скорость схемы.

Синхронизированные схемы: новая парадигма для высокоскоростного проекта

Chris J.Myers, Wendy Belluomini, Kip Killpack, Eric Mercer, Eric Poskin, Hao Zheng

Чтобы продолжить производство схем увеличенных скоростей, проектировщики должны рассмотреть активные стили проектирования схем, таких как схемы с самосбросом или «домино» с задерживаемым сбросом, используемые в гигагерцовом процессоре IBM (GUTS), и асинхронные схемы, используемые в декодере длины команды RAPPID фирмы Intel. Однако эти новые стили синхронизированных схем не могут быть эффективно и точно проанализированы с использованием традиционных статических методов временного анализа. Это отсутствие эффективных средств анализа — одна из причин недостаточно широкого распространения этих проектных стилей. В этой статье обсуждается несколько промышленных синхронизированных схем, и дается краткий обзор нашей методологии проектирования синхронизированных схем.

Время, синхронизация и часы в вычислительных системах с массовым параллелизмом

Victor Varshavsky

Время – один из наиболее сложных и плохо понятых объектов Природы, хотя большинство из нас полагает, что отлично знает, что это такое. История, психология, искусство, микро- и макрофизика, космология и ряд других наук имеет дело с различными аспектами Времени и фактически имеет на него различные точки зрения. Тема этой статьи — Время в искусственных системах или Искусственное Время. Это специфическая тема, требующая, очевидно, специального рассмотрения. Прежде чем подойти к главному содержанию статьи, представлю некоторые предположения по этой теме.

От синхронности к асинхронности

Albert Benveniste, Benoit Caillaud, Paul Le Guernic

Здесь представлено глубокое обсуждение отношений между синхронностью и асинхронностью. Представлены простые модели обеих парадигм, заявлены теоремы, гарантирующие корректную десинхронизацию, означающую, что из результата этой десинхронизации может быть восстановлена изначальная синхронная семантика. Приводятся теоремы для десинхронизации отдельных синхронных программ и для сетей синхронных программ, которые могут быть выполнены с использованием асинхронной связи. Предположения для этих теорем могут быть элементарно доказаны и проверены на исходных синхронных проектах. Если соответствующие условия не выполняются, вместе с первоначальными программами могут быть скомпонованы подходящие синхронные минипрограммы, которые будут гарантировать корректную десинхронизацию. Это может выглядеть как систематический способ производить «корректные протоколы» для асинхронного распределения синхронного проектирования. Был осуществлен целостный подход в структуре проекта SCARES в пределах средств SILDEX, маркированный как TNI, как в компиляторе SIGNAL.

STFSM — самосинхонный конечный автомат: от примера до синтеза

Victor Varshavsky, Vjacheslav Marakhovsky

Логическая декомпозиция –- известная проблема в логическом синтезе, но она представляет новые сложности, когда направлена на схемы, независимые от скорости. При декомпозиции схемы в более мелкие схемы должна сохраниться не только функциональная корректность схемы, но также и независимость от скорости, т.е. отсутствие рисков сбоя от неограниченных задержек схемы. Эта статья представляет новый метод логической декомпозиции схем, независимых от скорости, решающий проблему за два больших шага: 1) логическая декомпозиция сложных схем и 2) вставка новых сигналов, сохраняющих отсутствие рисков сбоя. Метод кажется более общим, чем предыдущие, и его эффективность оценивается экспериментами на наборе эталонных тестов.

Самосинхронный умножитель на стандартных элементах для синхронных систем, критичных по энергии и площади

Kip C. Killpack, Eric Mercer, Chris J. Myers

Эта статья описывает проект самосинхронного устройства умножения на стандартных элементах для использования в синхронных системах, критичных по энергии и площади. Площадь этого умножителя ограничена скорее N, чем N2, как в более традиционных проектах комбинационных параллельных матриц, где N — размер слова. Энергия полиномиально растет с размером слова; но имеет намного меньший коэффициент, чем в проекте комбинационных матриц. Хотя умножитель самосинхронный, он может быть внедрен в синхронную систему как комбинационный элемент. В этой статье представлены оценки задержки, площади и энергии для умножителя, реализованного для различных размеров слова, и сравнение этих чисел с традиционным комбинационным умножителем массивов. Самосинхронный умножитель использует 1/3 энергии и 1/7 площади комбинационного проекта для 24-разрядного слова.