Библиотека функциональных ячеек для проектирования самосинхронных полузаказных БМК микросхем серий 5503/5507

Ю.А. Степченков, Денисов А.Н., Дьяченко Ю.Г., Гринфельд Ф.И., Филимоненко О.П., Морозов Н.В., Степченков Д.Ю., Плеханов Л.П. Библиотека функциональных ячеек для проектирования самосинхронных полузаказных БМК микросхем серий 5503/5507. М.: Техносфера. 2017 — 367 с. ISBN 978-5-94836-441-4, 200 экз.

Это четвертая книга серии учебных пособий из 4 книг, посвященных общим сведениям о базовых матричных кристаллах, вопросам методологии проектирования, средствам проектирования САПР «Ковчег» и библиотекам ячеек полузаказных микросхем серий 5503 и 5507.

Книга содержит описание библиотеки функциональных ячеек, предназначенных для проектирования средствами САПР «Ковчег» самосинхронных интегральных микросхем на основе базовых матричных кристаллов серий 5503 и 5507. Самосинхронные схемы характеризуются рядом параметров, выгодно отличающих их от синхронных схем, в том числе устойчивостью функционирования к разбросу и отклонениям параметров элементной базы из-за старения элементов.

В книге представлена методология проектирования самосинхронных электронных изделий на базе самосинхронных функциональных ячеек, а также методическое руководство по анализу самосинхронности схем ограниченного объема методом диаграмм переходов.

Предназначена для разработчиков радиоэлектронной аппаратуры, а также для преподавателей, студентов старших курсов и аспирантов, изучающих современные методы проектирования специализированных БИС.

Характеризация последовательностных самосинхронных элементов

Ю.А. Степченков, Ю.Г. Дьяченко, Н.В. Морозов, Д.Ю. Степченков, Д.Ю. Дьяченко Д.Ю. Характеризация последовательностных самосинхронныхэлементов / Системы и средства информатики, – М.: ТОРУС ПРЕСС, Т. 29, № 3, 2019 – С. 104-113

DOI:10.14357/08696527190309

Аннотация: Специфика функционирования самосинхронных (СС) схем предъявляет особые требования к процедуре их характеризации. Процедура должна учитывать дисциплину формирования информационных и фазовых сигналов на основе задаваемых пользователем атрибутов входов и выходов характеризуемого элемента. Предложена методика уточнения процесса характеризации для последовательностных CC-элементов, основанная на использовании векторов определения статических значений или направлений переключения входов и выходов. Алгоритмизация и реализация предложенного подхода в новой версии системы автоматизированной характеризации интегральных библиотек (САХИБ) повысили ее эффективность и обеспечили достоверную характеризацию всех типов последовательностных элементов из библиотеки СС-элементов для 65-нанометровой КМОП (комплеменарный металл-оксид-полупроводник) технологии. Автоматическое дополнение в процессе характеризации моделей последовательностных элементов конструкциями анализа порядка изменения сигналов на их входах и предупреждения о некорректной последовательности входов облегчает и ускоряет проектирование CC цифровых схем.

Синтез самосинхронных комбинационных секций функциональным методом.

Плеханов Л.П. Синтез самосинхронных комбинационных секций функциональным методом. Системы и средства информатики // Системы и средства информатики» – М.: ТОРУС ПРЕСС, Т. 27, № 2, 2017 – С. 85-97.

DOI: 10.14357/08696527170208

Аннотация: Для разработки самосинхронных (СС) электронных схем, обладающих уникальными свойствами, необходимы специальные методы. Комбинационные схемы могут быть построены из нескольких секций, представляющих собой множество элементов, выполняющих параллельные функциональные преобразования. Известный событийный метод синтеза СС-схем имеет лишь теоретическое значение и непригоден для реального проектирования. В предлагаемом функциональном методе работа секции описывается не событиями (переключениями элементов), а логическими функциями и уравнениями. Метод заключается в составлении и решении логических уравнений. Метод решает задачу синтеза в самом общем виде и позволяет подбирать элементы для реализации из полузаказных или заказных библиотек.

Отказоустойчивый самосинхронный последовательно-параллельный порт: варианты реализации

2) Ю. А. Степченков, А. Н. Каменских, С. Ф. Тюрин, Ю. Г. Дьяченко. Отказоустойчивый самосинхронный последовательно-параллельный порт: варианты реализации // Системы и средства информатики, 2016. Т. 26. № 3. С. 48-59.

DOI: 10.14357/08696527160303

Аннотация: Создание элементов и устройств, сочетающих в себе как надежность (отказоустойчивость), так и энергоэффективность, является одним из важнейших направлений развития вычислительной техники. Применение самосинхронных (СС) схем обусловлено их уникальными свойствами — широким диапазоном работоспособности, самопроверяемостью относительно константных консервативных неисправностей (ККН), снижением энергопотребления. Наличие встроенных элементов рабочего контроля в СС-схемах сделало наиболее перспективными и активно развивающимися методы обеспечения активной отказоустойчивости. Однако для некоторых областей применения необходимо обеспечение пассивной отказоустойчивости. Рассматриваются ключевые отличия в методах обеспечения отказоустойчивости, предлагаются технические решения, реализующие наиболее эффективные методы, и проводится расчет их показателей надежности, а также сравнение с применением комплексных показателей эффективности.

Модели отказоустойчивых самосинхронных схем

Ю. А. Степченков, А. Н. Каменских, С. Ф. Тюрин, Ю. В. Рождественский. Модели отказоустойчивых самосинхронных схем // Системы и средства информатики, 2016.  Т. 26.  № 4.  С. 19-30. DOI: 10.14357/08696527160402

Аннотация: Разработка аппаратуры для цифровых вычислительных систем, отличающейся как высокой надежностью, так и энергоэффективностью, является одной из важнейших задач XXI в. Использование самосинхронных (CC) схем позволяет повысить их энергоэффективность. Однако увеличение аппаратных затрат при CC-исполнении обычной, неотказоустойчивой аппаратуры приводит к снижению ее надежности. Cамосинхронное исполнение отказоустойчивой аппаратуры позволяет повысить не только ее надежность, но и улучшить комплексный показатель «энергозатраты-надежность». Дальнейшее развитие методов обеспечения отказоустойчивости CC-схем с учетом их специфики позволит компенсировать их недостатки, такие как сложность проектирования, за счет значительно лучших комплексных показателей эффективности. В статье разрабатываются модели и алгоритмы обнаружения неисправностей для методов обеспечения активной отказоустойчивости, что позволяет повысить достоверность функционирования (ДФ) и коэффициент готовности.

Синтез самосинхронных схем в базисе БМК

Л.П. Плеханов, А.Н. Денисов, Ю.Г. Дьяченко, Ю.А. Степченков, Д.И. Мамонов, Д.Ю. Степченков. Синтез самосинхронных схем в базисе БМК // Научная конференция «Микроэлектроника – ЭКБ и электронные модули». Алушта (Республика Крым), 30.09-05.10.2019. М: Техносфера, 2019. С. 450-454.

Advanced Indication of the Self-Timed Circuits

Yuri Stepchenkov, Yuri Diachenko, Yury Rogdestvenski, Yury Shikunov and Denis Diachenko. Advanced Indication of the Self-Timed Circuits // 2019 IEEE EAST-WEST DESIGN & TEST SYMPOSIUM Batumi, Georgia, September 13 — 16, 2019.

Abstract—Paper discusses a problem of the CMOS self-timed circuits’ indication. Large number of indicating signals in the multi-bit computational devices and registers requires an additional hardware and time for their combining and forming a single control signal that provides a request-acknowledge interaction between interconnected self-timed functional blocks. Indication subcircuit performs this. Multi-input hysteretic triggers allows for accelerating indication subcircuit by factor of 1.1 – 1.6 and reducing its complexity in several times in comparison to standard implementation basis on static and semi-static Muller’s elements. A penalty for this is some shortcircuit current in the worst case.

Fault-Tolerance of the Self-Timed Circuits

Yuri A. Stepchenkov, Anton N. Kamenskih, Yuri G. Diachenko, Yuri V. Rogdestvenski, and Denis Y. Diachenko. Fault-Tolerance of the  Self-Timed Circuits  // 2019 10th International Conference on Dependable Systems, Services and Technologies (DESSERT). (indexed in Scopus). DOI: 10.1109/DESSERT.2019.8770047.

Abstract—the paper discusses a fault-tolerance problem for digital integrated circuits. Due to their properties, self-timed circuits, unlike synchronous counterparts, are immune towards the greater part of the short-term logical faults. Indication of an illegal state of the dual-rail signal as second spacer increases fault-tolerance of the combinational selftimed circuits up to 82%. Self-timed triggers, due to their indication features, are immune to 44% logical faults. The use of special methods of doubling transistors and bistable cells, which are the basis of the self-timed triggers, enhances their fault-tolerance up to 80%.

Energy Efficient Speed-Independent 64-bit Fused Multiply-Add Unit

Yury Stepchenkov, Yury Rogdestvenski , Yury Diachenko, Dmitry Stepchenkov, Yury Shikunov EnergyEfficient Speed-Independent 64-bit Fused Multiply-Add Unit // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus)January 28-31, 2019, Moscow, Russia. (indexed in Scopus). DOI: 10.1109/EIConRus.2019.8657207.

The results of a Speed-Independent Fused Multiply-Add (SIFMA) unit pipeline implementation research are presented. SIFMA is compliant with IEEE 754 Standard. A criterion of the SIFMA pipeline’s maximum performance is formulated. A method of reducing hardware costs of SIFMA multiplier by 1.5-2 times depending on its features is offered. The multiplier utilizes a modified Booth algorithm using self-timed redundant code. A new energy efficient self-timed organization of an input and output FIFO was developed. It provides less complexity versus a previous SIFMA implementation on base of semi-dense register.

Delay-Insensitive Floating Point Multiply-Add-Subtract Unit

I.A. Sokolov, Y.V. Rogdestvenski, Y.G. Diachenko, Y.A. Stepchenkov, N.V. Morozov, D.Y. Stepchenkov, D.Y. Diachenko. Delay-Insensitive Floating Point Multiply-Add-Subtract Unit / Problems of Advanced Micro- and Nanoelektronic Systems Development – 2019, Issue III, Moscow, IPPM RAS, P. 20-25. (is indexed in Scopus).

DOI: 10.31114/2078-7707-2019-3-20-25.

The subject of this paper is a floating point unit implementing fused multiply-add-subtract operation. It be-longs to the delay-insensitive self-timed (ST) circuits which do not depend on delays both in cells and on wires. It is fully compliant with IEEE 754 Standard and processes both a sum and difference between product of first two operands and third operand. Each 64-bit input operand contains either one double precision number, or two single precision numbers. Thus presented unit calculates either one operation with double precision numbers, or two simultaneous operations with single precision numbers. Multiplier utilizes modified Booth algorithm. In order to increase its performance, it is divided into two pipeline stages with accelerated forced switching to spacer phase. Booth encoder circuit is integrated into an input FIFO. FIFO is implemented as a register file with an output multiplexer and read/write address counters. Using ternary redundant ST code for multiplying, adding and subtracting provides reduction of unit’s complexity. Indication subcircuit considers the constrains imposed by an isochronous area for chosen fabrication technology. For de-creasing energy consumption, the fused multiply-add-subtract unit implements one-channel pipeline. The unit is designed for 65-nm CMOS bulk technology using an indus-trial standard cell library supplemented by self-timed cells. It provides 3 Gflops performance and 2.9-ns latency