Fault-Tolerance of the Self-Timed Circuits

Yuri A. Stepchenkov, Anton N. Kamenskih, Yuri G. Diachenko, Yuri V. Rogdestvenski, and Denis Y. Diachenko. Fault-Tolerance of the  Self-Timed Circuits  // 2019 10th International Conference on Dependable Systems, Services and Technologies (DESSERT). (indexed in Scopus).
DOI: 10.1109/DESSERT.2019.8770047.

Abstract: the paper discusses a fault-tolerance problem for digital integrated circuits. Due to their properties, self-timed circuits, unlike synchronous counterparts, are immune towards the greater part of the short-term logical faults. Indication of an illegal state of the dual-rail signal as second spacer increases fault-tolerance of the combinational selftimed circuits up to 82%. Self-timed triggers, due to their indication features, are immune to 44% logical faults. The use of special methods of doubling transistors and bistable cells, which are the basis of the self-timed triggers, enhances their fault-tolerance up to 80%.

Аннотация: Статья посвящена проблеме надежности цифровых интегральных микросхем. Благодаря своим свойствам, самосинхронные схемы, в отличие от синхронных аналогов, иммунны по отношению к большей части кратковременных логических сбоев. Реализация индикации запрещенного состояния парафазного сигнала как второго спейсера повышает сбоеустойчивость комбинационных самосинхронных схем до 82%. Самосинхронные триггеры, благодаря своей индикации, невосприимчивы к 44% логических сбоев. Использование специальных методов дублирования транзисторов и RS-триггеров, составляющих основу самосинхронных триггеров, обеспечивает повышение их сбоеустойчивости до уровня 80%.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции или связавшись с авторами доклада / You can get additional information on the content of the article on the conference website or by contacting the authors of the article.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *