Оптимизация индикации многоразрядных самосинхронных схем

Степченков Ю. А., Дьяченко Ю. Г., Рождественский Ю. В., Морозов Н. В., Степченков Д. Ю., Дьяченко Д. Ю. Оптимизация индикации многоразрядных самосинхронных схем //  Системы и средства информатики, 2019. Т. 29. № 4. С. 14-27.

DOI: 10.14357/08696527190402. Индексируется в РИНЦ, ВАК, RSCI.

Аннотация: Индикаторная подсхема в самосинхронных (СС) схемах обеспечивает контроль окончания переключения всех элементов в текущую фазу и управление взаимодействием функциональных блоков. С увеличением разрядности СС-схемы растет и вклад индикаторной подсхемы в задержку переключения схемы. В статье рассматриваются вопросы оптимизации индикаторной подсхемы и организации СС-конвейера для обеспечения более высокого быстродействия всей схемы. Для реализации разряда регистров хранения промежуточных данных в ступенях конвейера предлагается использовать вместо обычного СС-К8-трпггера гистерезисный триггер, имеющий меньшую сложность и обеспечивающий хранение как рабочего, так и спей- серного состояния парафазных данных. Дисциплина управления фазами ступеней конвейера с помощью общих индикаторных выходов соседних ступеней конвейера заменяется принципом поразрядной индикации и управления фазами, использующей параллельность вычислений в многоразрядных СС-схемах. Предлагаемые решения обеспечивают существенное повышение быстродействия СС-схем за счет незначительного усложнения индикаторной подсхемы.

Abstract: Indication subcircuit in self-timed (ST) circuits provides both control of the completion of switching all their cells to the current phase and control of their functional blocks interaction. An increase of the ST-circuit capacity leads to rising contribution of the indication subcircuit to the circuit’s transient delay. The paper discusses the optimization of the indication subcircuit and the organization of the ST-pipeline intended for improving performance of the whole circuit. Register bit for storing intermediate data in the pipeline stages is implemented on the basis of hysteretic trigger instead of traditional RS-trigger.
Such register bit has less complexity and provides storing both the work and the spacer states of a dual-rail data. Discipline of the pipeline stage phase control by means of total indication outputs of the adjacent pipeline stages is replaced with bit-wise indication and bit-wise control principle, which utilizes the parallelism of the calculations in the multibit ST-circuits. Proposed solutions essentially improve ST-circuits performance due to a slight complication of the indication subcircuit.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *