Проект синхронного и асинхронного конвейеризованных умножителей с переменной задержкой

Mauro Olivieri

Эта статья представляет новую архитектуру умножителя с переменной задержкой, подходящую для реализации в качестве самосинхронного ядра умножителя или полностью синхронного ядра многоциклового умножителя. Архитектура комбинирует алгоритм Booth 2-ого порядка с конвейеризованной организацией матрицы сохранения расщепленного переноса, включая многократный пропуск строки и оконечный сумматор с предсказанием завершения, выбранного переносом. В статье изложены архитектурный и логический проект, проектирование схем CMOS и оценка производительности. В технике CMOS 0,35 мкм ожидаемое устойчивое время цикла для 32-разрядной синхронной реализации – 2,25 нс. Моделирование командного уровня дает оценку 54 % одноцикловых и 46 % двухцикловых операций в выполнении SPEC95. Используя ту же технологию CMOS, 32-разрядная асинхронная реализация в SPEC95 выполнении, как ожидается, достигнет средней производительности 1,76 нс и задержки 3,48 нс.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *