Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, Н.В. Морозов, А.В. Рождественскене, Д.Ю. Степченков. Самосинхронный троичный сумматор с повышенной сбоеустойчивостью // Известия вузов. Электроника. 2022. Т. 27. № 5. С. 624–634.
Индексируется в ядре РИНЦ, ВАК, RSCI. DOI: https://doi.org/10.24151/1561-5405-2022-27-5-624-634
Library reference: Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V., Morozov N.V., Rogdestvenskene A.V., Stepchenkov D.Yu. Ternary self-timed adder with improved soft error tolerance // Proceedings of Universities. Electronics. 2022. Vol. 27. № 5. P. 624-634.
Финансовая поддержка: Исследование выполнено при поддержке Российского научного фонда (проект 22-19-00237). / Funding Agency: The research was supported by the Russian Science Foundation (project No. 22-19-00237).
Аннотация: Самосинхронные (СС) схемы обладают рядом преимуществ в сравнении с их синхронными аналогами: корректной работой при любых условиях эксплуатации, отсутствием «дерева» глобальной синхронизации, способностью к обнаружению любой константной неисправности и большей устойчивостью к кратковременным логическим сбоям, – благодаря СС-кодированию информационных сигналов, двухфазной дисциплине функционирования и запрос-ответному взаимодействию частей СС-схемы. Естественная сбоеустойчивость СС-схем может быть дополнительно повышена с помощью специальных схемотехнических приемов. Статья предлагает схемотехнический способ повышения помехоустойчивости одноразрядного троичного СС-сумматора за счет небольшого усложнения индикаторной подсхемы троичного СС-сумматора. Приведены оценки устойчивости вариантов троичных СС-сумматора и умножителя к кратковременным одиночным логическим сбоям. Показано, что увеличение на 28% аппаратных затрат троичного СС-сумматора обеспечивает увеличение времени бессбойной работы в 4,7 раз как его, так и умножителя на его основе в присутствии источников кратковременных однократных логических сбоев.
Abstact: Self-timed (ST) circuits have some advantages compared to their synchronous counterparts. They operate correctly at any application conditions and detect any constant fault. They do not contain a global synchronization tree. Besides, ST circuits are more short-term soft error tolerant. These features are able due to ST coding of information signals, two-phase operation discipline, and request-acknowledge interaction of ST circuit’s parts. The natural soft error tolerance can be further increased by the special circuitry techniques. The paper proposes the new circuitry method for increasing ST ternary adder’s tolerance to the soft errors due to some complication of its indication subcircuit. The classical ST indication detects a single spacer state of the information ST signal both in dual-rail and ternary cases. It assumes that the remaining states are only allowed working states and invalid states never appear. However, a soft error can cause invalid state that is illegal in normal conditions. The article presents soft error tolerance estimates for the original and some improved adder circuits. It also shows that complication of a one-bit adder’s indication leading to 28% increase in its hardware costs ensures rising of its failure-free operation time by 4.7 times if appeared soft errors are incompatible. ST multiplier based on suggested ST ternary adder demonstrates the same improvement of the soft error tolerance feature.