Базис реализации сбоеустойчивых электронных схем

И.А. Соколов, Ю.А. Степченков, Ю.Г. Дьяченко, Ю.В. Рождественский, А.Н. Каменских. Базис реализации сбоеустойчивых электронных схем // Информатика и ее применения, – М.: ТОРУС ПРЕСС, Т. 15, № 4, 2021 – С. 65-71.

DOI: 10.14357/19922264210409. Indexed in Scopus(Q3).

Library reference: Sokolov I.A., Stepchenkov Yu.A., Diachenko Yu.G., Rogdestvenski Yu.V., Kamenskih A.N. Failure tolerant electronic circuit implementation basis  // Informatics and applications, – M: TORUS PRESS, Vol. 15, Iss. 4, 2021 – P. 65-71.

Финансовая поддержка: Исследование выполнено в рамках государственного задания № 0063-2019-0010. / Funding Agency: The study was carried out within the framework of state assignment No. 0063-2019-0010.

Аннотация: Исследуется устойчивость самосинхронных (СС) и синхронных схем к логическим сбоям (ЛС), которые могут вызвать нарушения режима работы системы управления сложным техническим устройством. Предлагается использование сбоеустойчивого СС-кодирования, рассматривающего анти-
спейсерное состояние как второе состояние спейсера, что позволяет повысить уровень сбоеустойчивости СС-схем. Количественные оценки в первом приближении показывают явное (в 2,0–4,7 раза) преимущество СС-схемы в сравнении с синхронным аналогом по уровню сбоеустойчивости. Использование модифицированного С-элемента Маллера для реализации разряда регистра ступени конвейера увеличивает это преимущество до уровня 2,2–5,4 раза. Благодаря этому СС-схемы становятся предпочтительным базисом для реализации сбоеустойчивых электронных схем для систем управления сложными техническими устройствами.

Abstract: The article presents the research of self-timed and synchronous circuits in terms of resilience to soft errors which can cause disruptions in the control system’s operation of complex technical device. The use of a fail-resilient self-timed code is proposed, which considers the antispacer state as the second spacer state. This approach increases the self-timed circuit’s failure resilience level. In the first approximation, quantitative estimates show that the self-timed pipeline has a better failure resilience than the synchronous counterparts by 2.0–4.7 times. The use ofmodifiedC-element to implement the pipeline register bit increases this advantage to 2.2–5.4 times. Due to this, self-timed circuits are the preferred basis of failure resilient control systems implementation for complex technical equipment.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *