Hybrid multi-core recurrent architecture approbation on FPGA

Yury Stepchenkov, Nikolai Morozov, Dmitry Khilko, Yury Shikunov, Georgy Orlov. Hybrid multi-core recurrent architecture approbation on FPGA // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) Moscow, Russia, January 28-31, 2019. — IEEE, P. 1705 — 1708. (indexed in Scopus).
DOI: 10.1109/EIConRus.2019.8657140

Abstract: This paper provides approbation results of the multi-core hybrid architecture for recurrent signal processing (HARSP) as a hardware sample. The prototype has been designed primarily to check architecture’s integrity and universality on digital signal processing domain and to verify the hardware implementation of its imitational model, while operational frequency has not been as relevant. Hardware sample has been implemented on FPGA basis with Cyclone V GT Development Kit. Every data-flow processor implements fixed-point 16-bit processing core while the control level is implemented via generated NIOS II processor. The isolated word recognition with a high confidence threshold (at least 95% with a noise level of 15 dB) has been selected as the subject area. We compare HARSP efficiency against specialized TI C66x DSP by implementing the subset of BTDImark2000 algorithms, using computational steps amount the comparison metric.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции/ You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Развитие средств капсульного программирования потоковой рекуррентной архитектуры

Д.В. Хилько, Ю.А. Степченков, Ю.И. Шикунов, Г.А. Орлов. Развитие средств капсульного программирования потоковой рекуррентной архитектуры // Проблемы разработки перспективных микро- и наноэлектронных систем – 2018. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2018. Часть III. С. 2–9.
DOI: 10.31114/2078-7707-2018-3-2-9

Аннотация: В статье рассматриваются новые результаты, полученные в ходе работ по направлению разработки методов и средств программирования многоядерной потоковой рекуррентной архитектуры. На текущем этапе разработки основной целью является автоматизация построения специального инструмента программиста – графкапсулы, который позволяет наглядно отображать распределение ресурсов архитектуры в процессе выполнения программы. Для этого был разработан компонент построения граф-капсул в числовом виде, использующий результаты моделирования. Следующим шагом в развитии средств программирования является разработка инструментария для построения потоковых графов и граф-капсул на их основе в символьном виде, что позволит заложить основу для создания средств компиляции в будущем. Обсуждению результатов решения данной задачи посвящена настоящая статья.

Graph-capsule construction toolset for data-flow computer architecture

Yu. Shikunov, Yu. Stepchenkov, D. Khilko, G. Orlov. Graph-capsule construction toolset for data-flow computer architecture // 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) Moscow, Russia, 29 Jan.-1 Feb., 2018. — IEEE, P. 1419 — 1423. (indexed in Scopus).

Abstract: This paper covers the technical aspects of developing elements of methodology and software for multicore recurrent data-flow architecture. Nowadays capsule programming is similar to assembler: high efficiency accompanied by high complexity and unintuitiveness. We develop specialized toolset suite for creating and debugging software for hybrid architecture for recurrent signal processing called HARSP IDE. One of the toolsets included is the specialized data-flow graph builder that constructs graph-capsules. Automatic graph-capsule construction significantly reduces development complexity by providing visual overview of computational process and resource utilization. The paper covers development stages, architecture and functionality of graph builder. We show case the tool on Viterbi algorithm debugging.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Recurrent mechanism developments in the data-flow computer architecture

Yu. Shikunov, Yu. Stepchenkov, D. Khilko. Recurrent mechanism developments in the data-flow computer architecture //2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) Moscow, Russia, 29 Jan.-1 Feb., 2018. —IEEE, P. 1413 – 1418. (indexed in Scopus).
DOI: 10.1109/EIConRus.2018.8317362

Abstract: This paper covers non-conventional recurrent data-flow architecture, its features, and implementation aspects. Recurrence — the main feature of the new architecture efficiently solves data redundancy problem, typical for data-flow architectures while increasing performance. Conventional recurrence implementation has an overhead of configuration operand insertion that provides required functional fields (tags). Functional capabilities expansion of the architecture mechanism implementing this feature resulted in further efficiency by eliminating said overhead in some instances. We cover enhancements implemented in multicore recurrent data-flow architecture, designed to increase the versatility of recurrent computational process utilization. We compare Viterbi algorithm implementations with and without enhancements.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Recurrent data-flow architecture: technical aspects of implementation and modeling results

D.V. Khilko, Yu. A. Stepchenkov, D. I. Shikunov, Yu. I. Shikunov. Recurrent data-flow architecture: technical aspects of implementation and modeling results // Problems of Advanced Micro- and Nanoelectronic Systems Development, 2017, Part II, Moscow, IPPM RAS, P. 59-64.

Abstract: The paper covers methods and features of implementing a prototype architecture based on a new recurrent data-flow paradigm of computing designed to solve problems of digital signal processing. Demonstration of key principles and technical solutions implemented in the new architecture is presented, with the example of the Fast Fourier Transform task, as well as estimation of the speed of this task with respect to its solutions on processors of traditional single-core and specialized data-flow multi-core architectures. Comparative estimates of the effectiveness of the implementation of algorithms for isolated words recognition in the environment of the recurrent architecture with respect to von Neumann single-core one are shown.

Recurrent data-flow architecture: features and realization problems

Yu. A. Stepchenkov, Yu. G. Diachenko, D. V. Khilko, V.S. Petrukhin. Recurrent data-flow architecture: features and realization problems // Problems of Advanced Micro- and Nanoelectronic Systems Development, 2017, Part II, Moscow, IPPM RAS, P. 52-58.

Abstract: Results of development of the multi-core recurrent data-flow architecture (MRDA) focused on effective implementation of digital signal processing (DSP) algorithms are presented. Principal differences between MRDA and existing computer architectures are shown. Such differences make it possible to process the instructions in almost half the normal time using singular self-sufficient recurrently represented
data-flow. Additional mechanisms that enhance the performance of computations for a number of DSP algorithms have been listed. Some of the proposed mechanisms can also be used in DSP systems of traditional architecture.

Data redundancy problems in data-flow computing and solutions implemented on the recurrent architecture

Yury Shikunov, Yury Stepchenkov, Dmitry Khilko, Dmitry Shikunov. Data redundancy problems in data-flow computing and solutions implemented on the recurrent architecture // 2017 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus) St. Petersburg, Russia, 1-3 Feb., 2017. — IEEE, P. 335 — 338. (indexed in Scopus).
DOI: 10.1109/EIConRus.2017.7910559

Abstract: This paper covers one of the main disadvantages of data-flow computational model — high overhead costs associated with storing and processing large volumes of tag data. Overcoming this disadvantage using various ways of data compression comes with a number of problems described in this article. To solve given problems new recurrent data-flow computational model was created as well as architecture based on that model. This paper describes key features and mechanics of the new model and architecture allowing us to reduce data redundancy in memory storage. Efficiency of developed mechanics is shown in implementation of fast Fourier transform algorithm.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции / You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Testing of Software and hardware testing of data-flow recurrent digital signal processor

Yuri Stepchenkov, Dmitry Khilko, Yuri Diachenko, Yury Shikunov and Dmitry Shikunov. Testing of Software and hardware testing of dataflow recurrent digital signal processor // Proceedings of IEEE East-West Design & Test Symposium (EWDTS’2016), Yerevan, October, 14 — 17, 2016. P. 168-171. (is indexed in Scopus).
DOI: 10.1109/EWDTS.2016.7807672

Abstract: The results of development of multi-core recurrent dataflow architecture (MRDA) focused on effective implementation of parallel digital signal processing (DSP) algorithms are being presented. All stages of MRDA development are integrated into a single iterative design cycle including mathematical modeling tools (imitational model); hardware modeling tools (VHDL-model); FPGA prototype and tools for developing the software meant to run on MRDA. Comparative assessments of effectiveness of DSP algorithms implemented on MRDA in relation to tradition DSP-processor are being presented.

Аннотация: Представлены результаты разработки многопроцессорной рекуррентной потоковой архитектуры (МПРА), ориентированной для эффективного исполнения параллельных алгоритмов в области цифровой обработки сигналов (ЦОС). Все основные этапы разработки МПРА интегрированы в единый итерационный цикл проектирования, включающий в себя средства математического моделирования архитектуры (имитационная модель); средства аппаратного моделирования (VHDL-модель); опытный образец на ПЛИС и средства разработки ПО, предназначенного для функционирования в среде МПРА. Приводятся сравнительные оценки эффективности реализации алгоритмов ЦОС в среде МПРА по отношению к традиционным DSP-процессорам.

Дополнительную информацию о содержании доклада вы можете получить на сайте конференции/ You can get additional information on the content of the article on the conference website. Также вы можете связаться с авторами доклада, или с руководителем научной группы Степченковым Ю. А. ia_ste@mail.ru / You can also contact the authors of the report, or with the head of the scientific group Stepchenkov Ya. A. ia_ste@mail.ru.

Рекуррентная потоковая архитектура: особенности и проблемы реализации

Степченков Ю.А., Дьяченко Ю.Г., Хилько Д.В., Петрухин В.С. Рекуррентная потоковая архитектура: особенности и проблемы реализации // Проблемы разработки перспективных микро- и наноэлектронных систем — 2016. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2016. Часть 2. С. 120-127.

Аннотация: Представлены результаты разработки многопроцессорной рекуррентной потоковой архитектуры (МПРА), ориентированной для эффективного исполнения параллельных алгоритмов в области цифровой обработки сигналов (ЦОС). Показаны принципиальные отличия МПРА от существующих традиционных и нетрадиционных компьютерных архитектур, которые позволяют вдвое уменьшить время обработки инструкций за счет использования единого самодостаточного потока обрабатываемых данных и рекуррентного способа его представления. Приведен перечень дополнительных механизмов, которые позволили повысить производительность вычислений для целого ряда алгоритмов ЦОС. Некоторые из предложенных механизмов, могут быть также использованы и в системах ЦОС традиционной архитектуры.

Рекуррентная потоковая архитектура: технические аспекты реализации и результаты моделирования

Д.В. Хилько, Ю.А. Степченков, Д.И. Шикунов, Ю.И. Шикунов. Рекуррентная потоковая архитектура: технические аспекты реализации и результаты моделирования // Проблемы разработки перспективных микро- и наноэлектронных систем – 2016. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2016. Часть II. С. 128-135.

Аннотация: В настоящей статье рассматриваются методы и особенности реализации прототипа архитектуры, основанной на новой рекуррентно-потоковой парадигме вычислений и предназначенной для решения задач цифровой обработки сигналов. Приводится демонстрация ключевых принципов и технических решений, реализованных в новой архитектуре, на примере задачи быстрого преобразования Фурье, а также оценка быстродействия этой задачи относительно ее решения на процессорах традиционной одноядерной и специализированной потоковой многоядерной архитектур. Также приводятся сравнительные оценки эффективности реализации алгоритмов распознавания изолированных слов в среде рекуррентной архитектуры по отношению к одноядерной.